Xilinx+CPLD介绍

Xilinx+CPLD介绍
Xilinx CPLD系列产品
1.1 简介
Xilinx CPLD 系列器件包括XC9500系列器件、CoolRunner XPLA 和CoolRunner-Ⅱ系列器件。

Xilinx CPLD器件可使用Foundation或ISE开发软件进行开发设计，也可使用专门针对CPLD 器件的Webpack开发软件进行设计。

1.1.1 XC9500系列CPLD器件
Xilinx 公司的CPLD器件被广泛地应用在通信系统、网络、计算机系统及控制系统等电子系统中。

XC9500系列CPLD器件的t PD最快达3.5ns，宏单元数达288个，可用门数达6400个，系统时钟可达到200MHz。

XC9500系列器件采用快闪存储技术（FastFLASH），与E2CMOS 工艺相比，功耗明显降低。

XC9500系列产品均符合PCI总线规范；含JTAG测试接口电路，具有可测试性；具有在系统可编程（In System Programmable，ISP）能力。

XC9500系列器件分XC9500 5V器件、XC9500XL 3.3V器件和XC9500XV 2.5V器件3种类型，XC9500系列可提供从最简单的PAL 综合设计到最先进的实时硬件现场升级的全套解决方案。

表1-1~表1-3分别列出了XC9500、XC9500XL和XC9500XV系列器件的基本特征。

表1-4~表1-6则分别列出了XC9500、XC9500XL和XC9500XV 器件的封装和I/O引脚数。

其中f CNT代表16位计数器操作频率，f sys表示一般目标系统设计中生成多重功能块所需的内部操作频率。

表1-1 XC9500系列器件特征
表1-3 XC9500XV系列器件特征
表1-4 XC9500 CPLD封装及I/O引脚数
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表1-6 XC9500XV CPLD封装及I/O引脚数（不包括4个专用JTAG引脚）
XC9500系列产品采用第二代“支持ISP”的引脚锁定结构，它拥有一个54bit输入函数块，使用户可以在进行多种改变的同时保持输出引脚固定。

这个特点给设计带来了灵活性，如时钟完全受控。

既可以对每个宏单元作输出使能反转，也可对个别的乘积项时钟作使能反转。

XC9500XL和XC9500XV器件为低电压、低功耗的CPLD器件，使用XC9500XV器件可以比XC9500器件节省75%的功率，同时成本也大大降低。

低电压不仅具有最佳的系统性能，同时确保灵活性和布通率，可以很方便地设计出工作频率近200MHz的快速同步DRAM 控制器以及与微处理器配合更紧密的接口。

与XC9500相比，XC9500XL和XC9500XV除具有速度优势外，性能也增强了许多。

它增加了用于动态噪声控制的输入滞后功能，还增加了一条支持改进的互连测试的JTAGQ钳位指令。

XC9500系列器件主要有以下几个特点。

（1）高密度：XC9500系列器件内有36~288个宏单元（每个宏单元内有一个寄存器），800~6400个等效门，封装引脚44~352个。

（2）高性能：XC9500系列器件所有信号都有相同的延时，而与其路径无关。

其引脚到引脚的传输时间t PD最快可达3.5ns，相应的计数器频率f CNT可达125MHz。

XC9500XL CPLD 器件t PD最快可达4ns，相应的计数器频率f CNT可达200MHz。

（3）系统内编程：所有XC9500系列器件均含有JTAG测试接口电路，具有5V或3.3V 系统内编程（ISP）能力，且达到最小1万次编程/擦除次数。

系统内编程通过边界扫描测试引脚进行。

（4）快速闪存技术：所有XC9500系列器件均采用先进的CMOS 0.35μm FastFlash技术，比E2CMOS工艺功耗明显降低。

（5）5V和3.3V工作电压混合模式：XC9500系列器件可在5V 正常电压和3.3V的低电压条件下安全工作。

低电压器件XC9500XL CPLD具有比XC9500 CPLD更高的性能，其输出电压为3.3V或2.5V，其I/O引脚可接受5V、3.3V和2.5V的电压输入。

这两种器件均可安全地工作在混合电压系统中。

XC9500XL CPLD器件的输出可作为XC9500 CPLD器件的输入，而XC9500 CPLD型器件的输出也可作为XC9500XL CPLD型器件的输入。

（6）保密和抗干扰：XC9500器件包含先进的数据保密特性，它可以完整保护编程数据不被非法读取和擦除。

表1-7所示为4个不同的可用保密设置。

写入保密位提供附加的保护，防止用户偶然的摒除器件或重新编程。

除保密特性外，XC9500 CPLD系列器件的每个I/O 都有一个可编程输出摆率控制位，从而可减少系统噪声。

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表1-7 数据保密选择
（7）驱动负载能力强：XC9500 CPLD的每个输入/输出端口的负载电流可达24mA，与Lattice公司的CPLD相比，其负载能力更强，可直接驱动LED显示而无须附加驱动电路。

（8）增强引脚锁定功能：XC9500系列器件的结构特性注重系统内编程的要求，增强的引脚锁定功能可以避免重做昂贵的印制电路板。

1.1.2 CoolRunner系列CPLD器件
Xilinx CoolRunner 系列CPLD器件分CoolRunner-Ⅱ系列和CoolRunner XPLA 3系列器件。

1999年8月，Xilinx收购了Philips 的CoolRunner生产线并开始提供XPLA（eXtenden Programmable Logic Array，加强型可编程逻辑阵列）系列器件，如表1-8所示。

表1-8 XPLA系列器件基本特性
XPLA系列器件包括加强型器件、XPLA2器件和XPLA3器件，其显著特点是高速度和低功耗，特别适合应用于手持、移动等功耗要求较低的设备，如PDA、笔记本电脑、移动电话等。

表1-8列出了XPLA 系列器件的基本特性。

下面以XPLA器件为例，说明XPLA系列器件的主要特点。

（1）高密度：器件含有34~382个宏单元。

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（2）高性能：器件所有信号都有相同的延时，与其路径无关。

t PD最快可达4ns。

（3）低功耗：完整的CMOS结构，采用FZP（Fast Zero Power）技术，器件静态电流100μA，正常工作时也比其他公司的CPLD小50%~67%。

（4）总线友好I/O：无须外接上拉电阻，3.3V工作电压，可接受5V I/O信号。

（5）在系统可编程：所有器件具有在系统可编程特性，可达1万次编程/擦除次数。

（6）多时钟：多时钟资源使设计更方便。

Xilinx CoolRunner TM-ⅡCPLD器件提供高运算速度，易于与XC9500/XL/XV系列CPLD 联合使用。

在单一CPLD里，消耗极低的
功率可实现XPLA3TM系列多功能性。

这一点意味着通过系统内可编程功能使得原来同一部分可被用作数据高速通信、计算系统以及使得便携式产品达到其领先技术水平。

功率的低功耗和运算的高速度结合于同一器件中，使得运用更容易、花费更有效。

已经获得Xilinx专利的FZP（Fast Zero Power TM）结构提供固有的低功率性能，而不需要任何专门的设计措施。

Clocking技术和其他的能量节省特性延伸了用户的功率预算。

目前，ISE 4.1Ⅰ、WebFITTER和ISE Webpack均支持这一设计特性。

表1-9给出了CoolRunner-ⅡCPLD系列器件的宏单元数和关键时间参数。

表1-10则详细描述了CoolRunner-ⅡCPLD系列器件的高级特性。

而表1-11为CoolRunner-ⅡCPLD包及提供相应的I/O数。

表1-9 CoolRunner-II CPLD系列器件参数
表1-10 CoolRunner-II CPLD系列器件特性
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1.2 XC9500系列器件的结构
XC9500系列器件（XC9500、XC9500XL 、XC9500XV ）在结构上基本相同，如图1-1所示。

图1-1 XC9500系列结构
每个XC9500器件是由一个多功能块FB （Function Block ）和输入/输出块IOB 组成，并有一个开关矩阵FastCONNECT 完全互连的子系统。

每个FB 提供具有36个输入和18个输出的可编程逻辑；IOB
则提供器件输入和输出的缓冲；FastCONNECT 开关矩阵将所有输入信号及FB的输出连到FB的输入端。

对于每个FB，有12~18个输出（取决于封装的引脚数）及相关的输出使能信号直接驱动IOB。

在图1-1中，功能块输出线中的粗线直接驱动IOB。

1．功能块
如图1-2所示，每个功能块FB由18个独立的宏单元组成，每个宏单元可实现一个组合电路或寄存器的功能。

FB除接收来自FastCONNECT的输入外，还接收全局时钟、输出使能和复位/置位信号。

FB产生驱动FastCONNECT开关矩阵的18个输出，这18个信号和相应的输出使能信号也驱动IOB。

图1-2 XC9500系列功能模块
FB的逻辑是利用一个积之和的表达式（即与或阵列）来实现的。

36个输入连同其互补信号共72个信号（对XC9500XL器件来说是54个输入连同其互补信号共108个信号）在可编程与阵列中可形成90个乘积项。

乘积项分配器则将这90个乘积项的任何数目分配到每个宏单元。

每个FB支持局部反馈通道，它允许任何数目的FB输出驱动到它
本身的可编程与阵列，而不是输出到FB的外部。

这一特性便于实现非常快速的计数器或状态机功能，因为所有的状态寄存器都在同一个FB 之内。

2．宏单元
XC9500器件的每个宏单元（Macrocell）可以单独配置成组合或寄存的功能，宏单元和相应的FB逻辑如图1-3所示。

与阵列中的5个直接乘积项用作原始的数据输入。

用OR或XOR 门来实现组合功能，它们也可用作时钟、复位/置位和输出使能的控制输入。

乘积项分配器的功能与每个宏单元如何选择利用这5个直接乘积项有关。

宏单元的寄存器可以配置成D触发器或T触发器，也可以被旁路（即该寄存器被忽略），从而使宏单元只作为组合逻辑使用。

每个寄存器均支持非同步的复位与置位，在加电期间，所有的用户寄存器都被初始化为用户定义的预加载状态（默认值为0）。

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图1-3 XC9500功能模块内的宏
所有的全局控制信号，包括时钟、复位/置位和输出使能信号对每个单独的宏单元都是有效的。

如图1-4所示，宏单元寄存器的时钟来源于三个全局时钟的任意一个或乘积项时钟。

GCK 及/GCK 可以在器件内直接使用。

GSR 输入被提供用来允许置位用户寄存器到用户定义的状态。

图1-4 宏单元时钟和复位/置位性能
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3．乘积项分配器
乘积项分配器PT （Product Term ）控制5个直接的乘积项如何分配到每个指定单元，例如，所有5个直接项可以驱动OR 函数，如图1-5所示。

图1-5 使用直接乘积项的宏单元逻辑
乘积项分配器可以重新分配FB 内其他的乘积项来增加宏单元的逻辑能力，它允许超过5个直接乘积项，这就要求附加乘积项的任何宏单元可以存取FB 内其他宏单元中独立的乘积项。

每个宏单元可最多有15个乘积项，此时将增加一个小的延时t PTA ，如图1-6所示。

图1-6 具有15个乘积项的乘积项分配器
·15·乘积项分配器也可以重新分配FB 内来自任何宏单元的乘积项，
将部分积之和组合到数个宏单元，如图1-7所示。

在这个例子中，增加的延时仅为2 t PTA ，对任何宏单元所有的90个乘积项是有效的，最大的附加延时为8t PTA 。

图1-8所示为乘积项分配器的内部逻辑。

图1-7 超过多个宏单元的乘积项分配器
4．FastCONNECT 开关矩阵
FastCONNECT 开关矩阵连接信号到FB 的输入端，如图1-9所示。

所有IOB （对应于用户输入引脚）和所有FB 的输出驱动
FastCONNECT 开关矩阵。

开关矩阵的所有输出都可以通过编程选择以驱动FB ，每个FB 则最多可接收36个来自开关矩阵的输入信号。

所有从开
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关矩阵到FB 的信号延时是相同的。

图1-8 乘积项分配器逻辑
图1-9 Fast CONNECT 开关矩阵
5．输入/输出块
输入/输出块（IOB ）提供内部逻辑电路到用户I/O 引脚之间的接口。

每个IOB 包括一个
输入/输出块
输入/输出块
·17·输入缓冲器、输出驱动器，输出使能数据选择器和用户可编程接地控制，如图1-10所示。

图1-10 输入/输出块和输出使能性能
输入缓冲器兼容标准5V CMOS 、5V TTL 和3.3V 信号电平。

输入缓冲器利用内部5V 电源（V CCNT ）确保输入门限为常数，不随V CCIO 电压改变。

如图1-10所示，输出使能信号由输出使能数据选择器提供，它可由以下4个选项之一产生：（1）来自宏单元的乘积项信号PTOE ；（2）全局输出使能信号（全局OE1~OE4）中的任意一个；（3）高电平1；（4）低电平0。

图1-10的结构图中只有一个输出使能信号，
它对应的是宏单元数小于144个的器件；当器件的宏单元数达到144个时应有两个输出使能信号；当宏单元数大于等于180个时则有4个输出使能信号。

每个输出有独立的输出摆率控制。

输出沿的摆率可以通过编程变慢来减少系统噪声，而附加一个时间延时t SLEW ，如图1-11所示。

每个IOB 提供用户编程引脚，允许将器件I/O 引脚配置为附加的接地引脚。

把关键处设置的编程接地引脚与外部的地连接，可以减少由大量瞬时转换输出产生的系统噪声。

图1-11 输出摆率
控制上拉电阻（典型值为10kΩ）接到每个器件的I/O引脚，用来防止器件在正常工作时引脚出现悬浮情况。

在器件编程模式和系统加电期间这个电阻是有效的，擦除器件时它也是有效的。

在正常运行器件时这个电阻将无效。

输出驱动器具有支持24mA输出驱动的能力，在器件中的所有输出驱动器可以配置为5V TTL电平或3.3V电平，连接器件的输出电源V CCIO为5V或3.3V的电源。

图1-12所示为XC9500器件如何在仅有单电源5V系统或混合电源3.3V/5V的系统中使用。

图1-12 XC9500器件模式
6．持续性
所有XC9500 CPLD提供在系统内编程，最小编程/擦除次数达10 000次。

每个器件在这个极限内能满足所有的功能、性能和数据存储的技术规定。

7．低功耗模式
所有XC9500器件提供对单个宏单元或横跨所有宏单元的低功率模式，这个特性可使器件功率显著减少。

每个单个宏单元可以被用户编程为低功耗模式，这种应用使关键的部件可以保持为标准的功率模式，而其他部件可以编程为低功率运行，以便减少整个功耗。

编程为低功率模式的宏单元在引脚到引脚的组合延时和寄存器的建立时间插入附加的延时t LP，乘积项时钟到输出和乘积项输出使能延时不受宏单元功率时钟的影响。

8．加电特性
XC9500器件在所有的运行条件下具有良好的性能。

在加电期间，每个XC9500器件采用内部电路保持器件在静止状态，直到电源电压V CCINT保持在安全电平（近似3.8V）。

在此时间内，所有器件引脚和JTAG引脚被禁用，所有器件输出用IOB上拉电阻使能禁止。

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·19·当电源电压达到安全电平时，所有用户寄存器开始初始化（一般在100μs 内），器件立即正常工作。

在混合的3.3V/5V 系统中，加电程序的任何时间V CCINT ≥V CCIO 。

如果器件在擦除状态（任何用户模式编程之前），器件输出用
IOB 上拉电阻禁止，而使能JTAG 引脚，允许器件在任何时间被编程。

编程完毕后，器件处于正常工作状态。

器件的输入和输出被使能，JTAG 引脚同时也被使能，以允许在任何时间擦除器件或进行边界扫描测试。

1.3 CoolRunner 系列CPLD 器件的结构
下面以XPLA3器件为例说明XPLA 系列器件的结构。

如图1-13所示，XPLA3器件由零功率互连阵列（Zero-power Interconnect Array ，ZIA ）连接起来的逻辑块构成。

每个逻辑块含16个宏单元及来自ZIA 的36个输入。

图1-13所示的结构与其他公司的CPLD 器件大致相同，XPLA3器件与其他类型CPLD 不同的是每个逻辑块内的逻辑分配及这些逻辑块的实现技术。

下面对XPLA3器件的构成逐一进行介绍。

图1-13 Xilinx XPLA3 CPLD 结构
1．逻辑块
如图1-14所示，每个逻辑块包含一个PLA 阵列，产生控制项、时钟项和逻辑单元。

PLA 阵列中共有36对来自互连阵列ZIA 的互补（信号及其取非信号）输入，供给48个乘积项。

在48个乘积项中有8个乘积项（P T [0:7]）连至本地控制项（LCT[0:7]），它们被用做控制输
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入，作为每个宏单元的异步时钟、复位、置位和输出使能信号，其余的乘积项则分别作为宏单元的一个独立输入端。

图1-14 Xilinx XPLA3功能块结构
逻辑块中有8个适合于适配和锁定引脚的折叠反馈（FoldBack ）NAND 乘积项（P T [8:15]）。

FoldBack NAND 的结构如图1-15所示，输出信号可用下式表达：
宏单元逻辑=P T 1+P T 2+P T 3+P T 4
(A+B+C)
图1-15 FoldBack NAND 结构
逻辑块结构中有16个乘积项（P T [16:31]）通过可编程或门连至可变函数复用器（Variable Function Multiplexer ，VFM ）。

VFM 的结构如图1-16所示，它实现了任意二输入逻辑函数送至宏单元，从而使逻辑优化更容易。

每个宏单元支持组合逻辑输入、时序逻辑输入、预置和复位，可配置为D 触发器、T 触发器或锁存器。

如果一个宏单元需要更多乘积项，它只需要从PLA 阵列中取得所需的乘
·21·积项。

图1-16 可变功能复用器
2．宏单元
图1-17所示为XPLA3器件的宏单元结构。

每个宏单元均可在上电时复位或置位，且可配置成D 触发器、T 触发器、锁存器或实现组合逻辑功能。

每个触发器的时钟均可来自8个时钟源之一，这8个时钟源包括2个全局时钟、1个通用时钟、1个乘积项时钟和4个本地控制项CT[4:7]。

其中2个全局同步时钟直接由4个外部时钟引脚驱动，时钟输入信号CT[4:7]能被单独配置成逻辑块中36个信号的乘积项或和项，每个宏单元寄存器可配置为上电时置位或复位。

图1-17 XPLA3宏单元结构
宏单元中有两个到ZIA 的反馈路径：一个来自宏单元，另一个来自I/O 引脚。

当I/O 引脚被用做输出引脚时，输出缓冲被使能，且宏单元反馈路径将宏单元逻辑反馈回ZIA ；当I/O 引脚被用做输入引脚时，输出缓冲为三态输出，且输入信号能通过I/O 反馈路径反馈回ZIA 。

3．输入/输出单元
如图1-18所示，输出使能OE （Output Enable ）复用器有8种可能模式。

模式7为弱上拉模式（Weak Pull-up ，WPU ），它使器件在电路中工作时不需要在不使用的引脚上加上拉电阻。

输入/输出单元可工作在5V 电压下，且在一个摆率控制位可以有效地减小电磁干扰。

输
出与3.3V PCI电压兼容。

图1-18 输入/输出单元
4．简单时序模型
图1-19所示为XPLA3的时序模型，它包括3个参数：T PD、T SU和T CO。

在其他的CPLD 结构下，设计者可以将设计配置到器件中，但可能只有等到设计匹配器件后才能确定设计是否满足时序要求，这是因为其他CPLD器件的时序模型可能很复杂。

图1-19 XPLA3系列器件时序模型
5．摆率控制
XPLA3对每个宏单元的输出引脚有一个摆率控制。

使用者可以使能摆率控制以减小电磁干扰，此时将增加2ns的标称延时。

1.4 Xilinx CPLD器件的命名
下面以XC9500系列器件为例说明Xilinx CPLD器件的命名规则。

XC9500系列器件分商业用器件和工业用器件两个档次，每个档次都有5V供电的XC9500 CPLD器件和3.3V/2.5V 电源的XC9500XL CPLD型器件，宏单元数为32~256个，共有PLCC、VQFP、CSP、TQFP、PQFP、HQFP、BGA等7种封装形式。

XC9500XL CPLD共有4种密度器件。

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XC9500系列器件的命名一般由5部分组成。

现以XC95288XL-6TQ144C器件为例，介绍各部分的意义。

该器件的命名如图1-20所示。

图1-20 XC9500系列器件命名规则
（1）器件类型：XC95表示XC9500系列器件，288表示宏单元的个数，XL表示低电压器件。

（2）速度：-6表示器件的t yped=6ns，-10表示器件的t PD=10ns，不同的器件具有不同的速度等级。

（3）封装形式：TQ表示TQFP封装，CS表示CSP封装，VQ表示VQFP封装，PC表示PLCC封装，PQ表示PQFP封装，HQ表示HQFP封装，BG表示BGA封装。

（4）引脚数目：144表示有144个引脚。

（5）工作条件：I表示工业用器件（-40℃~85℃），C表示商用器件（0℃~+70℃）。

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