数电实验报告2.1—基于Verilog HDL显示译码器设计

<基于Verilog HDL显示译码器设计>实验报告

学生姓名：

班级学号：

指导老师：

<实验报告内容>

一、实验名称：基于Verilog HDL 显示译码器设计

二、实验学时：4学时 三、实验目的：进一步掌握QuartusII 软件逻辑电路设计环境及Verilog HDL 的基本语法，熟悉设计流程及思路。掌握显示译码器的工作原理及应用。（提示：本实验将涉及到verilog 的条件语句（如if …else, case ….end case, for ….等）、赋值语句（如assign 等）和二进制变量位宽的定义等内容，请大家实验前做好本部分预习和自学，可参考本课本第九章内容，也可自行查找有关Verilog 设计基础的相关内容，推荐参考书：北京航空航天出版社，夏宇闻编著 ）。通过对所设计逻辑电路功能仿真，分析所设计电路逻辑功能是否正确，掌握逻辑功能仿真的方法。

四、实验内容：基于verilog 的显示译码器逻辑设计及功能仿真

五、实验原理：（1）半导体发光二极管（LED ）数码显示器：半导体发光二极管数码显示器由7（或8）个LED 排成“日”字形，称为七段（或八段），封装成数码管，如错误！未找到引用源。所示。LED 数码管内部有共阴极和共阳极两种接法。如错误！未找到引用源。。

（2

）常用显示译码器管脚功能（74LS148）：LCD —七段显示译码器：介绍常用的74LS148七段显示译码器，

图 3为74LS48

74LS48

(a )

图 1 图 2 CC f

g a b

c

d e BI 7123456

图 3

（3）74LS48的逻辑功能：如表1：

表1

其译码器输出（Ya～Yg）是高电平有效，适用于驱动共阴极LED数码管，显示的字形表中所示。因其译码器输出端的内部有上拉电阻（是2K的限流电阻），因此在与LED管连接时无需再外接限流电阻。

具体功能介绍及内部设计图，请自行上网查阅74LS48的DATASHEET。

六、实验步骤：

1.复习QuartusII软件逻辑电路设计环境及Verilog HDL的基本语法，熟悉设计流程及思路。

2.做好预习和自习，查找相关资料。

3.设计出文本输入并进行功能仿真。

七、实验结果：文本输入

波形图

八、心得体会：

熟悉了显示译码器的工作原理及应用，进一步掌握了QuartusII软件逻辑电路设计环境及Verilog HDL的基本语法和熟悉设计流程及思路，并且学会查阅资料而学习。

九、附录：<程序代码>

module decode4_7(decodeout,indec);

output[6:0] decodeout;

input[3:0] indec;

reg[6:0] decodeout;

always @(indec)

begin

case(indec) //用case 语句进行译码

4'd0:decodeout=7'b1111110;

4'd1:decodeout=7'b0110000;

4'd2:decodeout=7'b1101101;

4'd3:decodeout=7'b1111001;

4'd4:decodeout=7'b0110011;

4'd5:decodeout=7'b1011011;

4'd6:decodeout=7'b1011111; 4'd7:decodeout=7'b1110000; 4'd8:decodeout=7'b1111111; 4'd9:decodeout=7'b1111011; default: decodeout=7'bx; endcase

end

endmodule