一位全加器VHDL的设计实验报告

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vhdl课程设计实验报告

湖南科技大学信息与电气工程学院《课程设计报告》题目：电子技术课程设计报告专业：通信工程班级：一班姓名：何家乐学号： 1004040126指导教师：罗朝辉任务书题目《电子技术》课程设计时间安排课程设计时间为10天（2周）。

（1）调研、查资料1天。

（2）总体方案设计2 天。

（3）电路设计2天（画原理图，参数计算）。

（4）实验室完成相应电路的验证。

3天（5）撰写设计说明书 1 天。

（6）验收1 天。

目的：训练学生综合运用学过的电子技术原理的基础知识，独立进行查找资料、选择方案、设计电路、撰写报告，进一步加深对电子电路基本理论的理解，提高运用基本技能的能力，为今后的学习和工作打下坚实的基础。

要求：（1）能正确设计电路，画出线路图，分析电路原理。

（2）按时参加课程设计指导，定期汇报课程设计进展情况。

（3）广泛收集相关技术资料。

（4）独立思考，刻苦钻研，严禁抄袭。

（5）按时完成课程设计任务，认真、正确地书写课程设计报告。

（6）培养实事求是、严谨的工作态度和认真的工作作风。

总体方案实现：（1）明确设计任务，对所要设计的任务进行具体分析，充分了解电路性能、指标内容及要求。

（2）制定设计方案。

（3）迸行具体设计：单元电路的设计；参数计算；器件选择；绘制电路原理图。

（4）撰写课程设计报告（说明书）：课程设计报告是对设计全过程的系统总结，也是培养综合科研素质的一个重要环节。

指导教师评语：评分等级：（）指导教师签名：课程设计报告1.课题名称：RGB LED Control 原理图及PCB设计2.设计任务及要求⑴任务：完成RGB LED control 的设计，并画出原理图及其PCB设计。

⑵要求：①能正确设计电路，画出线路图，分析电路原理。

②按时参加课程设计指导，定期汇报课程设计进展情况。

③广泛收集相关技术资料。

④独立思考，刻苦钻研，严禁抄袭。

⑤按时完成课程设计任务，认真、正确地书写课程设计报告。

⑥培养实事求是、严谨的工作态度和认真的工作作风。

实验五1位全加器的文本输入（波形仿真应用）

实验五 1位全加器的文本输入（波形仿真用）1.实验目的通过此实验让学生逐步了解、熟悉和掌握FPGA开发软件Quartus II的使用方法及VHDL 的编程方法。

学习电路的仿真方法。

2.实验内容本实验的内容是建立一个1位全加器。

在实验箱上的按键KEY1~KEY3分别为A、B 和Cin，并通过LED1~LED3指示相应的状态。

输出Sum和Cout通过LED7和LED8指示。

3.实验原理1位全加器的真值表如下所示。

表1位全加器逻辑功能真值表4.实验步骤(1) 启动Quartus II，建立一个空白工程，然后命名为full_add.qpf。

(2) 新建full_add.vhd源程序文件，编写代码。

然后进行综合编译。

若在编译过程中发现错误，则找出并更正错误，直到编译成功为止。

也可采用原理图文件的输入方式，建立半加器，然后在组成１位全加器。

原理图如下所示半加器设计1位全加器设计(3) 波形仿真步骤如下：① 在Quartus II 主界面中选择File → New 命名，打开新建文件对话框，从中选择V ector Waveform File ，如下图所示。

单击OK 建立一个空的波形编辑窗口。

选择File →Saveas 改名为full_add.vwf。

此时会看到窗口内出现如下图所示。

图新建文件对话框图新建波形文件界面② 在上图所示的Name 选项卡内双击鼠标左键，弹出如图所示的对话框。

在该对话框中单击Node Finder 按钮，弹出如图所示的对话框。

图添加节点对话框③ 按照下图所示进行选择和设置，先按下“list ”按钮，再按下“>>”按钮添加所有节点，最后按下“ok ”按钮。

图添加节点④波形编辑器默认的仿真结束时间为1us，根据仿真需要可以设置仿真文件的结束时间。

选择Edit→ End Time命令可以更改。

这里采用默认值不需更改。

图添加完节点的波形图⑤编辑输入节点的波形。

编辑时将使用到波形编辑工具栏中的各种工具。

VHDL全加器的设计

实验四全加器的设计一、实验目的通过VHDL语言设计4位全加器，掌握加法器的设计方法；学习利用软件工具的模块封装（1位全加器）及连接使用方法，在软件工具的原理图输入法下完成4位全加器的设计。

二、实验原理根据数字电路全加器的理论知识，按图1所示的1位全加器的管脚图进行设计。

图 1 1位全加器管脚图三、实验内容用VHDL语言设计1位全加器，进行编译、波形仿真及器件编程。

代码一见附录，仿真图如下图 2 1位全加器功能仿真图使用原理图设计4位全加器进行编译、波形仿真及器件编程。

原理图如下仿真图如下用VHDL语言设计4位全加器，进行编译、波形仿真及器件编程，代码二见附录，仿真图如下图 5 4位全加器功能仿真图附录代码一、library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity swqjq isport (a,b:in std_logic;ci:in std_logic;co:out std_logic;s:out std_logic);end swqjq;architecture zhang of swqjq isbeginprocess (a,b,ci)beginif(a='0'and b='0'and ci='0') thens<='0';co<='0';elsif(a='1'and b='0'and ci='0') thens<='1';co<='0';elsif(a='0'and b='1'and ci='0') thens<='1';co<='0';elsif(a='1'and b='1'and ci='0') thens<='0';co<='1';elsif(a='0'and b='0'and ci='1') thens<='1';co<='0';elsif(a='0'and b='1'and ci='1') thens<='0';co<='1';elsif(a='1'and b='0'and ci='1') thens<='0';co<='1';elses<='1';co<='1';end if;end process;end zhang;代码二、library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adder4b isport ( ci:in std_logic;a,b:in std_logic_vector(3 downto 0);s:out std_logic_vector(3 downto 0);co:out std_logic);end adder4b;architecture zhang of adder4b issignal sint:std_logic_vector(4 downto 0); signal aa,bb:std_logic_vector(4 downto 0); beginaa<='0'&a(3 downto 0);bb<='0'&b(3 downto 0);sint<=aa+bb+ci;s(3 downto 0)<=sint(3 downto 0);co<=sint(4);end zhang;。

VHDL与数字电路设计实验报告

VHDL与数字电路设计实验报告引言本实验旨在通过使用VHDL编程语言和数字电路设计技术，实现特定功能的电路设计。

本文档将对实验的步骤、设计原理和结果进行详细描述。

实验步骤1. 步骤一：熟悉VHDL编程语言在实验开始之前，团队成员对VHDL编程语言进行了研究和熟悉。

我们了解了VHDL的基本语法、数据类型和结构，并获得了对VHDL设计原理的初步理解。

2. 步骤二：设计功能电路在本实验中，我们选择了一个特定的功能电路进行设计。

我们首先进行了功能需求分析，并根据需求确定了电路的输入输出信号以及主要的逻辑运算。

然后，我们使用VHDL编程语言将电路的逻辑运算实现为代码，并进行了仿真和测试。

3. 步骤三：电路仿真和验证为了验证我们设计的电路功能的正确性，我们使用了VHDL仿真工具进行了电路的仿真和验证。

我们根据输入信号的不同组合，观察输出信号的变化，并与我们预期的结果进行比较。

通过这一步骤，我们确认了我们设计的电路能够按照预期工作。

4. 步骤四：电路实现和测试在确认电路的设计和仿真结果无误之后，我们进一步将电路实现到实际的数字电路平台上，并进行了硬件测试。

我们使用实际的输入信号来测试电路的性能和稳定性，并对输出信号进行观察和分析。

通过这一步骤，我们验证了电路在实际环境中的可行性。

设计原理我们设计的电路基于特定的功能需求，采用了经典的数字电路设计原理。

通过使用VHDL编程语言，我们将电路的逻辑运算实现为逻辑门和触发器的组合。

通过将输入信号连接到适当的逻辑门和触发器，我们实现了所需的功能。

结果与分析经过实验步骤的完成，我们成功地设计和实现了一个具有特定功能的数字电路。

在仿真测试和实际测试中，电路都表现出了良好的性能和稳定性。

根据结果的分析，我们验证了电路的设计原理和逻辑的正确性。

结论本实验通过使用VHDL编程语言和数字电路设计技术，成功地实现了一个具有特定功能的电路设计。

我们的实验结果表明，VHDL和数字电路设计技术在电路设计领域具有重要的应用价值。

一位全加器实验报告

实验题目
实验报告正文一律使用A4打印纸打印或手写，页眉上标明“《XXXX》课程实验”字样。

页面设置上边距2.5cm，下边距2 cm，右边距2 cm（左装订），多倍行距1.25倍。

正文用宋体5号字，页眉和页脚同宋体小5号字并居中。

1、实验内容
用MAX+plus II 10.1设计一位全加器
2、实验目的与要求
设计一位全加器，并且熟悉MAX+plus II 10.1使用环境。

3、实验环境
MAX+plus II 10.1
4、设计思路分析（包括需求分析、整体设计思路、概要设计）
用两个半加器和一个或门，设计一位全加器。

5、详细设计
一位全加器可以用两个半加器和一个或门连接而成，半加器由一个与门，一个非门，同或门来实现。

在MAX+plus II 10.1环境操作步骤如下：
1、半加器的设计
2、全加器的设计
3、分配管脚
4、编译
5、仿真
6、下载
7、观察结果
6、实验结果与分析
半加器原理图
半加器波形图
全加器原理图
全加器波形图
7、实验体会与建议
通过这次实验课的学习，我学会了MAX+plus 的使用。

了解了半加器和全加器的设计原理和在MAX+plus中的实现方法。

在操作过程中虽然遇到了很多的困难，但在同学的帮助下都克服了。

同学的帮助在学习的过程中是很重要的。

1位全加器的设计max

实验三1位全加器的设计一、实验目的：熟悉Alter公司的Max+Plus II软件，掌握采用EDA技术进行设计的过程，学会使用原理图和VHDL语言的两种方法进行电路设计。

二、实验内容：1、编写2输入或门的VHDL程序。

2、编写半加法器的VHDL程序。

3、采用原理图方法设计全加器。

4、进行逻辑编译、综合和优化。

5、进行软件仿真。

三、实验步骤：1、建立新目录：如e:\example；2、第一次运行MAX+PLUS II——进入MAX+PLUS II双击MAX+PLUS II 图标：或：开始→程序→Altera→3、创建VHDL源程序A：创建2输入或门的VHDL源程序：ORM2.VHD（1）生成一个新的文本文件：按屏幕上方的按钮，或选择“file”→“new…”，出现对话框：选择Text Editor file（文本编辑方式），然后按下OK按钮，会出现一个无标题的文本编辑窗口——Untitled-Text Editor。

（2）在编文本辑窗口中输入2输入或门的VHDL源程序：ORM2.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ORM2 ISPORT (A,B: IN STD_LOGIC;C: OUT STD_LOGIC);END ORM2;ARCHITECTURE ART1 OF ORM2 ISBEGINC<=A OR B;END ARCHITECTURE ART1;（3）保存文件：按工具栏中的按钮，或选择File→Save，出现对话框：在File Name（文件名）栏中输入文件名，如ORM2.vhd在驱动器选择栏选刚刚建立的项目路径所在的驱动器，如e：在路径栏选择所建立的项目路径，如：example在Automatic Extension（自动扩展名）的下拉菜单中选择.vhd按键，就把输入的文件存放在了目录e：\example中了。

此时，所有的标识符都变色。

一位全加器VHDL的设计实验报告

EDA技术及应用实验报告——一位全加器VHDL的设计班级：XXX姓名：XXX学号：XXX一位全加器的VHDL设计一、实验目的：1、学习MAX+PLUSⅡ软件的使用，包括软件安装及基本的使用流程。

2、掌握用VHDL设计简单组合电路的方法和详细设计流程。

3、掌握VHDL的层次化设计方法。

二、实验原理：本实验要用VHDL输入设计方法完成1位全加器的设计。

1位全加器可以用两个半加器及一个或门连接构成，因此需要首先完成半加器的VHDL设计。

采用VHDL层次化的设计方法，用文本编辑器设计一个半加器，并将其封装成模块，然后在顶层调用半加器模块完成1位全加器的VHDL设计。

三、实验内容和步骤：1、打开文本编辑器，完成半加器的设计。

2、完成1位半加器的设计输入、目标器件选择、编译。

3、打开文本编辑器，完成或门的设计。

4、完成或门的设计输入、目标器件选择、编译。

5、打开文本编辑器，完成全加器的设计。

6、完成全加器的设计输入、目标器件选择、编译。

7、全加器仿真8、全加器引脚锁定四、结果及分析：该一位加法器是由两个半加器组成，在半加器的基础上，采用元件的调用和例化语句，将元件连接起来，而实现全加器的VHDL编程和整体功能。

全加器包含两个半加器和一或门，1位半加器的端口a和b分别是两位相加的二进制输入信号，h是相加和输出信号，c是进位输出信号。

构成的全加器中，A,B,C分别是该一位全加器的三个二进制输入端，H是进位端，Ci是相加和输出信号的和，下图是根据试验箱上得出的结果写出的真值表：信号输入端信号输出端Ai Bi Ci Si Ci0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1。

一位全加器元件例化四位全加器

第组西华大学实验报告.西华大学实验报告（计算机类）开课学院及实验室：机械学院实验室实验时间：年月日学生姓名学号成绩学生所在学院电气与电子信息学院年级/专业/班课程名称EDA技术课程代码106004689 实验项目名称四位加法器设计项目代码指导教师项目学分一、实验目的学习加法器的功能与定义，学习VHDL，学习用元件例化方法设计多层次结构的VHDL设计。

二、内容与实验原理内容：编写一个一位全加器和一个四位全加器的VHDL代码，用元件例化方法建立一个四位全加器并编译，仿真。

实验原理：算术运算式数值系统的基本功能，更是计算机中不可缺少的组成单元。

1、全加器全加法是算术运算电路中的基本单元，它们是完成1位二进制相加的一种组合逻辑电路。

一位加法器的真值表见下表；由表3-1中可以看见，这种加法考虑低位来的进位，所以称为全加。

一位全加器就是实现下表中逻辑关系的电路。

表3-1 一位半加器真值表被加数A 加数B 低位进位Ci 和数S 进位Co0 0 0 0 00 1 0 1 01 0 0 1 01 1 0 0 10 0 1 1 00 1 1 0 11 0 1 0 11 1 1 1 12、四位全加器按照串行进位方式，采用四个一位全加器级联可以得到四位加法器。

三、使用环境计算机、Modelsim软件。

四、核心代码及调试过程（1）library IEEE;USE IEEE.std_logic_1164.all;ENTITY full ISPORT (a,b,cin:IN STD_LOGIC;sum,Co: OUT STD_LOGIC);END full ;architecture rtl of full isSIGNAL u0_Co,u0_s,u1_c0,c,d,e,f:STD_LOGIC;BEGINc <= a OR b;d <= a NAND b;u0_Co <= NOT d;u0_s <= c AND d;e <= u0_s OR cin;f <= u0_s NAND cin;u1_c0 <= NOT f;sum <= e and f;Co <= u0_Co OR u1_c0;end rtl;（2）fulllibrary IEEE;USE IEEE.std_logic_1164.all;ENTITY full ISPORT (a,b,cin:IN STD_LOGIC;s,Co: OUT STD_LOGIC);END full ;architecture rtl of full isSIGNAL u0_Co,u0_s,u1_c0,c,d,e,f:STD_LOGIC;BEGINc <= a OR b;d <= a NAND b;u0_Co <= NOT d;u0_s <= c AND d;e <= u0_s OR cin;f <= u0_s NAND cin;u1_c0 <= NOT f;s <= e and f;Co <= u0_Co OR u1_c0;end rtl;--sifullLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY sifull ISPORT( X,Y:IN STD_LOGIC_VECTOR(3 DOWNTO 0);C:IN STD_LOGIC;SUM:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); Co1:OUT STD_LOGIC);END sifull;ARCHITECTURE struct OF sifull ISCOMPONENT fullPORT(a,b,cin:IN STD_LOGIC;s,Co:OUT STD_LOGIC);END COMPONENT;SIGNAL temp1,temp2,temp3,temp4:STD_LOGIC;BEGINU1:full PORT MAP(X(0),Y(0),C,SUM(0),temp1);U2:full PORT MAP(a=>X(1),b=>Y(1),cin=>temp1,s=>SUM(1),Co=>temp2);U3:full PORT MAP(a=>X(2),b=>Y(2),cin=>temp2,s=>SUM(2),Co=>temp3);U4:full PORT MAP(a=>X(3),b=>Y(3),cin=>temp3,s=>SUM(3),Co=>temp4);Co1<=temp4;END struct;1、按照真值表编写一位全加器VHDL代码，并采用元件例化语句编写四位加法器VHDL代码。

vhdl全加器实验报告

vhdl全加器实验报告VHDL全加器实验报告引言：在数字电路设计领域，全加器是一种基本的逻辑电路。

它用于将两个二进制数相加，并产生相应的和与进位输出。

在本次实验中，我们将使用VHDL语言设计和模拟一个全加器电路，并通过实验验证其功能和正确性。

一、实验目的本实验的目的是通过设计和模拟一个VHDL全加器电路，加深对数字电路和VHDL语言的理解。

具体目标如下：1. 学习并掌握全加器的原理和电路结构；2. 掌握VHDL语言的基本语法和使用方法；3. 设计和模拟一个全加器电路，并验证其正确性；4. 分析和评估全加器电路的性能和优化方法。

二、全加器的原理和电路结构全加器是一种用于二进制加法的逻辑电路。

它接受两个输入位和一个进位输入位，并产生一个和输出位和一个进位输出位。

全加器的电路结构通常由两个半加器和一个或门组成。

半加器用于计算两个输入位的和，而或门用于计算进位输出位。

三、VHDL语言的基本语法和使用方法VHDL是一种硬件描述语言，用于描述和模拟数字电路。

它具有丰富的语法和功能，可以方便地进行电路设计和仿真。

VHDL语言的基本语法包括实体声明、端口声明、信号声明、过程声明等。

在本次实验中，我们将使用VHDL语言来描述和模拟全加器电路。

四、全加器电路的设计和模拟在本次实验中，我们将使用VHDL语言设计和模拟一个4位全加器电路。

首先，我们需要定义输入和输出信号，并声明全加器的实体和端口。

接下来，我们可以使用VHDL语言描述全加器的逻辑电路，包括半加器和或门的连接关系。

最后，我们可以使用仿真工具对全加器电路进行模拟，并观察输出结果。

五、全加器电路的验证和性能评估在模拟过程中，我们可以通过输入不同的二进制数来验证全加器电路的正确性。

我们可以逐个比较输入和输出的二进制数，并检查和进位输出是否与预期结果一致。

如果全加器电路能够正确地计算和输出结果，则说明设计和模拟过程是正确的。

此外，我们还可以评估全加器电路的性能和优化方法。

VHDL硬件课程设计实验报告

硬件课程设计实验报告一、全加器设计1、实验目的(1)了解四位全加器的工作原理。

(2)掌握基本组合逻辑电路的FPGA实现。

(3)熟练应用Quartus II进行FPGA开发。

2、实验原理全加器是由两个加数X i和Y i以及低位来的进位C i-1作为输入，产生本位和S i以及向高位的进位C i的逻辑电路。

它不但要完成本位二进制码X i和Y i相加，而且还要考虑到低一位进位C i-1的逻辑。

对于输入为X i、Y i和C i-1，输出为S i和C i的情况，根据二进制加法法则可以得到全加器的真值表如下表所示：全加器真值表由真值表得到S i和C i的逻辑表达式经化简后为：这仅仅是一位的二进制全加器，要完成一个四位的二进制全加器，只需要把四个级联起来即可。

i3、实验内容本实验要完成的任务是设计一个四位二进制全加器。

具体的实验过程就是利用实验系统上的拨动开关模块的K1～K4作为一个加数X输入，K5～K8作为另一个加数Y输入，用LED模块的LED1～LED8来作为结果S输出，LED亮表示输出‘1’，LED灭表示输出‘0’。

实验箱中的拨动开关、LED与FPGA的接口电路，以及拨动开关、LED 与FPGA的管脚连接在以前的实验中都做了详细说明，这里不在赘述。

4、实验现象与结果以设计的参考示例为例，当设计文件加载到目标器件后，拨动相应的拨动开关，输入两个四位的加数，则在LED灯上显示这两个数值相加的结果的二进制数。

5、实验报告(1)出不同的加数，绘仿真波形，并作说明。

(2)在这个程序的基础上设计一个八位的全加器。

(3)在这个程序的基础上，用数码管来显示相乘结果的十进制值。

(4)将实验原理、设计过程、编译仿真波形和分析结果、硬件测试结果记录下来。

二、七段数码显示设计1、七段显示基本原理七段显示器，在许多产品或场合上经常可见。

其内部结构是由八个发光二极管所组成，为七个笔画与一个小数点，依顺时针方向为A、B、C、D、E、F、G与DP等八组发光二极管之排列，可用以显示0～9数字及英文数A、B、C、D、E、F。

一位全加器_可编程逻辑器件VHDL实验报告

1.一位全加器实验报告一、实验目的要求学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。

设计程序独立完成全加器的仿真。

全加器由两个半加器组合而成，原理类似。

半加器不考虑低位进位，但有高位进位；全加器要考虑低位的进位且该进位和求和的二进制相加，可能获得更高的进位。

二、设计方法与原理图图1是一个一位二进制全加器电路图，由图1所示，由两个半加器和一个或门构成一个一位二进制全加器；ain,bin为全加器的输入端，cin为全加器的低位进位，sum是全加器的全加和，cout是全加器的全加进位端；从而实现一位二进制全加器。

（图1）一位二进制全加器原理图三、实验内容按照教材上的步骤，在max plus II上进行编辑、编译、综合、适配、仿真。

说明例中各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。

四、源程序library ieee;use ieee.std_logic_1164.all;entity full_adder isport(a,b,cin:in std_logic;cout,sum:out std_logic);end entity full_adder;architecture fd1 of full_adder iscomponent h_adderport(a,b:in std_logic;co,so:out std_logic);end component;component or2aport(a,b:in std_logic;c:out std_logic);end component;signal d,e,f:std_logic;beginu1:h_adder port map(a=>ain,b=>bin,co=>d,so=>e); u2:h_adder port map(a=>e,b=>cin,co=>f,so=>sum); u3:or2a port map(a=>d,b=>f,c=>cout);end fd1;五过程性截图六、仿真结果（图2）一位二进制全加器仿真结果七、分析结果与总结由图2，本实验的目标已达成，及通过编写VHDL语言实现一个一位二进制全加器。

实验二 vhdl半加器与全加器的设计与验证实验

北京邮电大学世纪学院<通信工程系数字电路实验>实验报告实验名称：VHDL半加器与全加器的设计与验证实验班级：姓名：专业：学号：实验室：实验组别：实验时间：审阅教师：评定成绩：实验题目基于 VHDL 的半加器与全加器的设计与验证实验一、实验目的1、学习 Quartus II 软件的使用；2、VHDL 半加器的设计与验证实验；3、VHDL 全加器的设计与验证实验；4、掌握模块的 VHDL 调用；5、学习基于 VHDL 的数字电路的设计。

二、预习内容1、VHDL 语言的基本结构；2、VHDL 语言的数据类型和运算操作符；3、VHDL 语言的主要描述语句；三、实验内容本实验主要运用 Quartus II 软件进行 VHDL 电路设计；内容一、VHDL 半加器的设计，包括电路设计并进行时序仿真验证，然后将电路设计进行实际电路的验证；内容二、VHDL 全加器的设计，在VHDL 程序中调用生成的半加器图形符号完成全加器设计，时序仿真验证后，将全加器电路进行实际电路的验证；本实验的重点和难点是 VHDL 语言的使用1、VHDL 半加器电路的设计2、VHDL 半加器电路的时序验证3、VHDL 全加器电路的设计4、全加器电路的时序验证四、实验结果分析对所设计的半加器电路、全加器电路进行实际电路的验证。

分析：五、思考题1、在采用 Quartus II 软件进行 VHDL 电路设计中，工程名、实体名、结构体名如何选取，实体名、结构体名是否可以任意选取，为什么？2、一个完整的 VHDL 语言程序通常包含那几部分？3、VHDL 结构体有那三种描述方式？六、总结。

数字电路实验报告-组合逻辑电路的设计：一位全加器

Bi
Si
Ci
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1
描述
一位全加器的表达式如下：
Si=Ai⊕Bi⊕Ci-1
实验仪器
1.电子技术综合实验箱
2.芯片74LS86、74LS08、74LS32
实验内容及步骤
各芯片的管脚图如下图所示：
一位全加器逻辑电路图如下所示：
1.按上图连线
电学实验报告模板
电学虚拟仿真实验室
实验名称
组合逻辑电路的设计：一位全加器
实验目的
1.学习组合逻辑电路的设计方法
2.掌握组合逻辑电路的调试方法
实验原理
真值表
一位全加器的真值表如下图，其中Ai为被加数，Bi为加数，相邻低位来的进位数为Ci-1，输出本位和为Si。向相邻高位进位数为Ci
输入
输出
Ci-1
Ai
2.测试其逻辑功能，并记录数据
实验结果及分析
实验数据：
Ci-1
Ai
Bi
Si
Ci
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
10010 Nhomakorabea1
0
1
0
1

一位全加器

For personal use only in study and research; not for commercialuse一位全加器的设计一、实验要求（1）用原理图输入设计方法或者硬件描述语言设计方法皆可（2）如果是原理图，把图贴出来，如果是代码，附上代码（3）写清楚设计过程（4）用仿真波形说明全加器功能正确二、实验目的1、学会在仿真平台上进行设计实验验证及时序仿真。

2、进一步熟悉利用quartusⅡ进行电路系统设计的一般流程。

3、掌握1位全加器原理图输入设计的基本方法及过程。

4、进一步提高学生运用所掌握的数字电子电路的分析方法与分析实际电路的基本技能，并了解基本逻辑单元电路在生活中的应用。

三、实验原理全加器是一个能对两个一位二进制数及来自低位的“进位”进行相加，产生本位“和”及向高位“进位”的逻辑电路。

该电路有3个输入变量，分别是2个加数A、B及1个低进位Cin，两个输出变量，分别是本位S和向高进位Co。

用原理图输入法构造一位全加器，并进行时序仿真。

1、全加器真值表分析：输入A 输入B 输入Cin 输出S 输出Co0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1由真值表写逻辑函数表达式S=A⊕B⊕Cin Co=ACin+BCin+AB画原理图时，用到2个异或门，3个二端口与门，一个三端口或门。

2、设计原理图：四、实验结果连接时没有错误，进行波形仿真，输入端A、B、Cin周期分别为10ns、20ns、30ns得到波形图如下：仿真波形分析：输入：A=0、B=0、Cin=0时，输出S=0、Co=0输入：A=1、B=0、Cin=0时，输出S=1、Co=0输入：A=0、B=1、Cin=0时，输出S=1、Co=0输入：A=1、B=1、Cin=1时，输出S=1、Co=1五、实验结论本实验实现的是简单层面上设计加法器的功能，而没有考虑到从加法器的性能上选择实验。

实验二一位全加器实验

实验二一位全加器实验【实验环境】1. Windows 2000 或 Windows XP2. QuartusII、GW48-PK2或DE2-115计算机组成原理教学实验系统一台，排线若干。

【实验目的】1、熟悉原理图和VHDL语言的编写。

2、验证全加器功能。

【实验原理】设计一个一位全加器，能完成两个二进制位的加法操作，考虑每种情况下的进位信号，完成8组数据的操作。

【实验步骤】1.1建立工程项目1.1.1 启动QuartusⅡ1.1.3 原理图设计新建项目后，就可以绘制原理图程序了。

下面以一位全加器如图1-12所示为例，讲解原理图的编辑输入的方法与具体步骤。

图1-12 一位全加器原理图（1）执行菜单“File”→“New…”，或在工具栏中单击图标，弹出如图1-13所示的“New”对话框。

在此对话框的“Design Files”项中选择“Block Diagram/Schematic File”，在单击“OK”按钮，QuartusⅡ10.0的主窗口进入如图1-14所示的原理图工作环境界面。

图1-13 “New”对话框（2）在如图1-14所示的原理图工作环境界面中单击图标或在原理图编辑区的空白处双击鼠标或在原理图编辑区的空白处右键单击在弹出的菜单中选择“Insert”中的任意一个，弹出如图1-15所示的元件输入对话框，在“Name”栏中直接输入所需元件名或在“Libraries: ”的相关库中找到合适的元件，再单击“OK”按钮，然后在原理图编辑区中单击鼠标左键，即可将元件调入原理图编辑区中。

为了输入如图1-12所示的原理图，应分别调入and2、xor2、or3、input、output。

对于相同的器件，可通过复制来完成。

例如3个and2门，器操作方法是，调入一个and2门后，在该器件上单击鼠标右键，在弹出的菜单中选择“Copy”命令将其复制，然后在合适的位置上右键，在弹出的菜单中选择“Paste”命令将其粘帖即可。

vhdl全加器实验报告

vhdl全加器实验报告VHDL全加器实验报告引言：在现代计算机科学中，加法运算是基本而重要的运算之一。

全加器是一种用于实现二进制加法的电路。

本次实验旨在使用VHDL语言设计和实现一个全加器电路，并通过仿真和测试验证其正确性和可行性。

一、全加器的原理和设计思路全加器是由两个半加器和一个额外的输入信号组成的电路。

它的输入包括两个二进制数位的输入信号A和B，以及一个来自上一位的进位信号Cin。

输出包括一个和位输出信号S和一个进位输出信号Cout。

全加器的真值表如下：A B Cin S Cout0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1根据全加器的真值表，我们可以得到以下逻辑表达式：S = A ⊕ B ⊕ CinCout = (A ∧ B) ∨ (Cin ∧ (A ⊕ B))基于以上原理和逻辑表达式，我们可以使用VHDL语言来实现全加器电路。

二、VHDL全加器电路的设计和实现1. 实体声明：首先，我们需要在VHDL代码中声明全加器的输入和输出信号。

代码如下：entity FullAdder isport (A, B, Cin: in std_logic;S, Cout: out std_logic);end FullAdder;2. 架构实现：接下来，我们需要在VHDL代码中实现全加器的逻辑功能。

代码如下：architecture behavior of FullAdder isbeginS <= A xor B xor Cin;Cout <= (A and B) or (Cin and (A xor B));end behavior;三、VHDL全加器电路的仿真和测试1. 仿真环境的搭建：为了验证全加器电路的正确性，我们需要使用VHDL仿真工具进行电路的仿真。

这里我们使用ModelSim进行仿真。

全加器的设计实验报告

全加器的设计实验报告《全加器的设计实验报告》摘要：本实验旨在设计并实现一个全加器电路，用于对两个二进制数进行加法运算。

通过实验，我们成功地设计了一个全加器电路，并进行了验证和测试。

实验结果表明，该全加器能够正确地对两个二进制数进行加法运算，并输出正确的结果。

引言：全加器是数字电路中常用的逻辑电路之一，用于对两个二进制数进行加法运算。

它由两个半加器和一个或门组成，能够实现对两个二进制数的加法运算，并输出相应的结果。

在本次实验中，我们将设计并实现一个全加器电路，并对其进行验证和测试。

设计与实现：首先，我们根据全加器的逻辑功能和真值表，设计了相应的电路图。

然后，我们选择适当的逻辑门和触发器进行电路的实现。

在实验中，我们采用了集成电路来实现全加器电路，并通过连接适当的引脚，将其组成一个完整的电路。

最后，我们对电路进行了验证和测试，确保其能够正确地进行加法运算。

实验结果：经过验证和测试，我们成功地实现了一个全加器电路，并对其进行了测试。

实验结果表明，该全加器能够正确地对两个二进制数进行加法运算，并输出正确的结果。

在不同的输入条件下，我们都得到了正确的输出结果，证明了该全加器的正确性和可靠性。

结论：通过本次实验，我们成功地设计并实现了一个全加器电路，并对其进行了验证和测试。

实验结果表明，该全加器能够正确地对两个二进制数进行加法运算，并输出正确的结果。

这为我们进一步深入理解数字电路和逻辑电路提供了重要的实践基础。

同时，我们也发现了一些问题和改进的空间，为今后的研究和实践提供了有益的启示。

希望通过本次实验，能够对数字电路的设计与实现有更深入的理解。

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