第4章__DSP_Builder设计进阶

Builder设计进阶 第4章 DSP Builder设计进阶
建 立 好 模 型 后 ， 按 照 sinout 模 型 的 例 子 设 定 好 Simulink的仿真设置，并给定合适的Step模块的激励参 数，启动subsint模型的仿真。图4-9显示的是subsint模 型的仿真波形。从图上可以看出，subsint模型在sinout 模型的基础上增加了波形的电压偏移。 注意：图4-9是subsint模型顶层原理图上Scope的波 4-9 subsint Scope 形显示。在这个例子中，子系统singen中还含有一个 Scope模块，同样也可以对相应节点的波形进行观察。
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通过对每一层次的子系统的调用，可以实现复杂 的DSP模型结构。为了便于设计者管理，Simulink提 供了“Model Browser”来显示模型的结构。在模型窗 口选择“View”→“Model Browser Options”→“Model Browser”项，在“Model Browser”前打上“√”(见图 4-12)。
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【例4-1】mac.vhd文件调用。 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_SIGNED.ALL; entity mac is Port ( a : in std_logic_vector(11 downto 0); b : in std_logic_vector(7 downto 0); Q : out std_logic_vector(19 downto 0));
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图4-10 编辑SubSystem的mask
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图4-11 编辑singen的“Mask type”
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设置完“Mask type”后，SignalCompiler就可以正 常地生成VHDL代码了。不过，与sinout模型生成的 VHDL代码有所不同，sinout模型在转换时只生成一个 VHDL文件(TestBench文件除外)，而subsint模型在转换 后生成了两个VHDL文件：subsint.vhd和singen.vhd。其 中，subsint.vhd是顶层的VHDL文件，singen.vhd是 singen子系统的VHDL文件。 SignalCompiler对于子系统模块的处理是：每个子 系统模块都产生一个VHDL文件，在上一级的VHDL文 件中加以例化调用。
CtrlIn模块：(Altbus) 库：Altera DSP Builder中Bus Manipulation库 参数“Bus Type”设为“Single Bit” 参数“Bus Type”设为“Input port”
Constant模块：(Constant) 库：Simulink中Source库 参数“Constant Value”设为“512”
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4.1.1 DSP Builder的子系统 DSP Builder可以支持层次化设计方法。在Matlab 的Simulink建模时，可以使用SubSystem来完成子系统 的封装和调用。DSP Bulider继承了Simulink的子系统 (SubSystem)来完成DSP模型的层次化设计。 下面以一个示例来具体说明DSP Builder的层次化设计。 DSP Builder 首先建立一个新的模型，命名为subsint模型，依照 图4-1连接起来(这个图是前面sinout模型的简化，因此 也可以复制sinout模型的Simulink图到subsint模型，再 修改一下即可)。
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图4-2 建立subsystem
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图4-3 建立Subsystem后的大原理图
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在新生成的Subsystem模块上共有两个端口：In1、Out1。 事实上图4-3显示的是subsint模型的顶层(Top Level) 原理图。这时用鼠标双击Subsystem子系统模块，就会 弹出“subsint/Subsystem”窗口，显示Subsystem子系统 模块封装的原理图(见图4-4)。可以看出，封装后的图 自动增加了两个Simulink的端口，即：In1和Out1。 在打开的子系统模块中，可以任意地增删模块； 放置仿真用的Simulink库的模块；引入“Scope”等。不 过某些DSP Builder库的模块只能放置在顶层原理图中， 比如SignalCompiler模块。假如在子系统模块中放置了 SignalCompiler模块，只可以进行Simulink的仿真，但 不能使用SignalCompiler来生成相应的VHDL代码。
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4.1 层 次 化 设 计
上一章我们已在Matlab/Simulink中设计了一个简 单的正弦波发生器。作为示例，该模型是非常简单的， 只需要数个DSP Builder模块就可以构成。但在其它许 多实用领域，如通信领域中，实际需要实现的DSP模 型往往要复杂得多，如果把所有模块放在同一个 Simulink图中，设计图会显得非常复杂、庞大，不利于 阅读和排错。这时，就必须采用层次化设计方法来设 计模型了。
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图4-4 subsint/Subsystem子系统图
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同普通的DSP Builder模块一样，子系统模块也可 以自行命名，操作方法同普通模块。见图4-5，可以把 Subsystem子系统模块的名字修改为singen。 在子系统中的输入/输出端口的名字也可以定制。 在 “ subsint/singen” 子 系 统 窗 口 ， 修 改 输 入 端 口 “In1”为“CtrlIn”，输出端口“Out1”为“OutSin”(见 图4-6)。当修改好端口后，修改的结果立刻在subsint模 型的顶层原理图上的singen子系统模块上显示出来。不 需要任何的更新操作。
xSin模块：(Altbus) 库：Altera DSP Builder中Bus Manipulation库 参数“Bus Type”设为“signed Integer” 参数“Bus Type”设为“Output port” 参数“number of bits”设为“10”
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图4-7 TopLevel图的改变
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4-8是最后的subsint模型图。限于篇幅，下面仅列 出新增模块需要修改的参数值： Offset模块：(Altbus) 库：Altera DSP Builder中Bus Manipulation库 参数“Bus Type”设为“Unsigned Integer” 参数“Bus Type 设为“Input port Type”设为“Input port” 参数“number of bits”设为“10”
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图4-9 subsint模型仿真波形
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不过，虽然可以进行Simulink仿真，但是还不能 进行SignalCompiler分析。按照前面步骤作的subsint模 型中的singen子系统模块，必须进行设置才可以让 SignalCompiler识别为DSP Builder的子系统。 在打开的subsint模型窗口中，先选中子系统模型 singen，然后选择菜单“Edit”→“Edit mask...”项(见图 4-10)，打开“Mask editor:singen”设置对话框。 在“Mask editor:singen”对话框中选择 “Documentation”选项页(见图4-11)，设置“Mask type” 为“SubSystem AlteraBlockSet”(子系统 Altera模块集)。 注意输入时没有引号。
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图4-8 含subsystem的subsint模型
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Parallel Adder Subtractor模块：(Parallel Adder Subtractor) 库：Altera DSP Builder中Arithmetic库 “Add(+)Sub(－)”设为“－＋”
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第4章 DSP Builder设计进阶 章 设计进阶
4.1行 级 仿真 4.3 使用 使用Synplify进行综合 进行综合 4.4 使用 使用LeonardoSpectrum进行综合 进行综合 4.5 Quartus II与DSP Builder的接口 与 的接口
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图4-1 subsint模型初始的原理图
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在subsint模型窗口中，按住鼠标左键，移动鼠标画 一个框，选中图中除了SignalCompiler、Step模块以外 的所有模块(可以通过按住键盘上的Shift键，用鼠标左 键点击来改变模块的选择情况)。接着，在选中的模块 上点击鼠标右键，在弹出的右键菜单中(如图4-2所示) 选择“Create subsystem”，建立子系统。 图 4-3 中 所 示 的 是 建 立 子 系 统 后 subsint 模 型 的 Simulink原理图。从图中可以看到原来被选中的那些模 块和连线都消失了，只剩下一个新建立的子系统模块： Subsystem。