4.2 MSI组合逻辑电路
数字电路与逻辑设计(第三版)课件：常用组合逻辑电路及MSI组合电路模块的应用
可能出现的组合，其他组合都是不可能发生的，也就是约束。
约束可以表示为
Ii I j =0 (i ≠ j ， i ， j =0 ， 1 ，…， 7 )
常用组合逻辑电路及 MSI 组合电路模块的应用
图 3-1 三位二进制普通编码器的框图
图 3－14 为二—十进制译码器的逻辑图。
图 3－14 二—十进制译码器的逻辑图
常用组合逻辑电路及 MSI 组合电路模块的应用
3. 显示译码器
在数字系统中，经常需要将数字、文字、符号的二进制
代码翻译成人们习惯的形式，直观地显示出来，以便掌握和
监控系统的运行情况。把二进制代码翻译出来以供显示器件
显示的电路称为显示译码器。设计显示译码器时，首先要了
最低。真值表中的“ × ”表示该输入信号取值无论是 0还是
1 都无所谓，不影响电路的输出。
常用组合逻辑电路及 MSI 组合电路模块的应用
图 3-3 三位二进制优先编码器的框图
常用组合逻辑电路及 MSI 组合电路模块的应用
常用组合逻辑电路及 MSI 组合电路模块的应用
由表 3-2 真值表可以写出如下逻辑表达式:
图。
图 3-6 8421BCD 普通编码器的逻辑图
常用组合逻辑电路及 MSI 组合电路模块的应用
4.8421BCD 优先编码器
用四位 8421 二进制代码对 0~9 这十个允许同时出现的
十进制数按一定优先顺序进行编码，当有一个以上信号同时
出现时，只对其中优先级别最高的一个进行编码，这样的电
路称为8421BCD 优先编码器。 8421BCD 优先编码器的框图
真值表，表中假定 1010~1111共六个输入组合不会出现。
实验二 利用MSI设计组合逻辑电路
实验二利用MSI设计组合逻辑电路刘予歆一、实验目的1、编码器的原理理解，数据选择器的分析2、掌握MSI设计的组合逻辑电路的方法3、设计一个数据分配器4、设计一个简单的AU二、我要用的仪器：数电实验箱、数字万用表、示波器74LS00 74LS197 74LS138 74LS151三、实验原理1、数据分配器：74LS138：如图1：S0，S1，S2是地址指示输入端，用三个端口表示8个地址的数据分配。
G1是数据输入端，G1的脉冲输入信息传递到根据S0，S1，S2的指示的地址；而D0~D7端口则是数据分配后的输出，否G2A和否G2B是使能端，当两者的输入电频同时为低是使芯片工作，否则D端的输出总是高电平。
2、数据分配器：74LS151：如图2：S0，S1，S2是地址指示输入端，而D0~D7是数据输入端，根据S0，S1，S2的指示来将数据从Z端输出，而否Z端输出Z数据的反码（本实验在、暂时不用），而否E端接入低电频，使芯片工作。
四、实验内容实验一：模拟数据分配器的使用关于相关的实验一：用74LS197模拟数据输入，其中包括S0，S1，S2指示的数据分配和一个数据读入端，用示波器检测D0~D7每个输出波形，而它的真值表如表一。
实验电路如下：经过示波器检测，如图4，在波形图中，D0接入10KHZ的方波脉冲，作为clock, 而D1，D2，D3是地址输入的波形，D7~D14记录了138数据分配器的地址输出波形。
经过图4分析，经过S0，S1，S2地址调控，对应端口是G1数据输入的反码，为了图4区别无关地址输出端口的高电平，本实验G1的输入总是1，使得对应的数据分配地址输出是低电位的，在图4的波形中，我们可以从波形X 得到地址分配，从而在对应的波形X 中观察到低电位。
实验二：设计一个LU——数据选择器的应用：如表二，这是本次试验的目标，S2S1用来控制逻辑功能的选择，而Y=f(A, B), 如表三是S1，S0，A，B，Yi的真值表，对应的写出了杨树表达式。
msi组合逻辑电路的设计实验报告
msi组合逻辑电路的设计实验报告MSI组合逻辑电路的设计实验报告引言：在现代电子技术中，组合逻辑电路被广泛应用于各种数字系统中，如计算机、通信设备等。
MSI（Medium Scale Integration）组合逻辑电路是一种集成度适中的电路，具有较高的可靠性和性能。
本实验旨在通过设计和实现MSI组合逻辑电路，加深对数字电路设计原理的理解，并掌握实际电路的搭建和测试技巧。
实验目的：1. 理解MSI组合逻辑电路的基本原理和设计方法；2. 学会使用逻辑门、多路选择器、译码器等基本元件进行电路设计；3. 掌握数字电路的搭建和测试技巧；4. 分析电路的功能和性能，并提出改进方案。
实验内容：本实验分为两个部分，分别是设计一个4位全加器和一个4位比较器。
1. 4位全加器设计：全加器是一种常见的组合逻辑电路，用于实现两个二进制数的加法运算。
通过使用逻辑门和多路选择器，可以设计一个4位全加器电路。
首先，根据全加器的真值表，使用逻辑门设计出每一位的和与进位输出。
然后，使用多路选择器将每一位的进位输出与前一位的进位输入相连接，形成级联的全加器电路。
接下来，根据设计的电路原理图，使用数字电路实验箱搭建电路，并连接输入输出信号。
对电路进行测试，验证其功能和性能。
2. 4位比较器设计：比较器是一种用于比较两个二进制数大小的组合逻辑电路。
通过使用译码器和逻辑门，可以设计一个4位比较器电路。
首先，根据比较器的真值表，使用译码器将两个4位二进制数进行解码，得到各位的比较结果。
然后，使用逻辑门将各位的比较结果进行逻辑运算，得到最终的比较结果。
接下来，根据设计的电路原理图，使用数字电路实验箱搭建电路，并连接输入输出信号。
对电路进行测试，验证其功能和性能。
实验结果与分析：通过实验，我们成功设计并实现了4位全加器和4位比较器电路。
经过测试，电路在各种输入情况下均能正常工作，输出结果与预期一致。
然而，我们也发现了一些问题。
首先，电路的延迟时间较长，导致输出信号的响应稍有延迟。
常用组合逻辑电路及MSI组合电路模块的应用-2
可以得到如下输出逻辑表达式:
Y0 ? A2 ? A1 ? A0 ? A2 A1A0 ? m0 ? M0
Y1 ? A2 ? A1 ? A0 ? A2 A1A0 ? m1 ? M 2
Y2 ? A2 ? A1 ? A0 ? A2A1 A0 ? m2 ? M3
Y3 ? A2 ? A1 ? A0 ? A2A1A0 ? m3 ? M 3
Y4 ? A2 ? A1 ? A0 ? A2 A1 A0 ? m4 ? M 4
Y5 ? A2 ? A1 ? A0 ? A2 A1A0 ? m5 ? M5
Y6 ? A2 ? A1 ? A0 ? A2A1 A0 ? m6 ? M6 Y7 ? A2 ? A1 ? A0 ? A2A1A0 ? m7 ? M7
根据显示器件的驱动特性 ,可以列出如表3―8所示的 真值表,表中假定1010~1111 共六个输入组合不会出现。
第3章 常用组合逻辑电路及 MSI 组合电路模块的应 用
a
Ya
A0
显
Yb
f
b
A1
示
Yc
译Hale Waihona Puke YdgA2 A3
码 器
Ye
e
Yf
c
Yg
d
图3―15 BCD-七段显示译码器
第3章 常用组合逻辑电路及 MSI 组合电路模块的应 用
Ye =A2 A1+A0
Yf =A1A0 +A 2A1+A 3 A2A0
Yg =A 3 A2 A1+A2A1A0
图3―16为BCD-七段显示译码器的逻辑图。
第3章 常用组合逻辑电路及 MSI 组合电路模块的应 用
msi组合逻辑电路实验报告
msi组合逻辑电路实验报告MSI组合逻辑电路实验报告引言组合逻辑电路是现代电子技术中的重要组成部分，它由多个逻辑门组成，能够根据输入信号的不同组合产生相应的输出信号。
本次实验旨在通过搭建MSI （Medium Scale Integration）组合逻辑电路，探索其工作原理和应用。
实验背景MSI组合逻辑电路是一种将多个逻辑门集成在一起的电路，常见的MSI芯片有译码器、编码器、多路选择器等。
这些芯片在数字电路设计和计算机体系结构中扮演着重要的角色。
通过实验，我们将深入了解MSI组合逻辑电路的内部结构和功能。
实验目的1. 熟悉MSI组合逻辑电路的基本原理和工作方式；2. 学会使用逻辑门芯片搭建MSI组合逻辑电路；3. 掌握MSI组合逻辑电路在实际应用中的使用方法。
实验步骤1. 准备实验器材和材料：逻辑门芯片、电路板、导线等；2. 根据实验要求，选择适当的逻辑门芯片，并将其插入电路板上的对应位置；3. 按照电路图连接逻辑门芯片之间的输入和输出引脚；4. 检查电路连接是否正确，并确保没有短路或接触不良的情况；5. 接通电源，观察和记录电路的输出结果；6. 根据实验要求，对电路进行调试和优化，确保其正常工作。
实验结果与分析通过实验，我们成功搭建了MSI组合逻辑电路，并观察到了其在不同输入组合下产生的输出结果。
通过对实验数据的分析，我们可以得出以下结论：1. MSI组合逻辑电路具有灵活性和可扩展性。
通过简单的连接和配置，我们可以实现不同的逻辑功能，满足不同的应用需求。
2. MSI组合逻辑电路的性能受到逻辑门芯片的质量和参数的影响。
选择合适的逻辑门芯片对电路的性能和稳定性具有重要意义。
3. 调试和优化是搭建MSI组合逻辑电路的关键步骤。
在实验过程中，我们发现一些连接错误和电路故障，通过仔细检查和调整，最终使电路正常工作。
实验应用MSI组合逻辑电路在实际应用中具有广泛的应用场景，以下是一些常见的应用案例：1. 译码器：将输入的二进制信号转换为对应的输出信号，用于解码和控制信号的生成。
第4章常用组合逻辑功能器件(精编)
16 VCC 15 Y0 14 Y1 13 Y2 12 Y3 11 Y4 10 Y5 9 Y6
引脚图
一个3线–8线译码器能产生三变量函数的全部最小项的反变量。
基于这一点用表该4.器2.2件能741够38方集便成地译实码现器三功变表量能逻辑函数。
输
入
输
出
G1 G2A G2B A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
②画出用二进制译码器和门电路实现这些函数的接线图。
（2）功能扩展
例4.2.1 用一个3线–8线译码器实现函
数 F AB ABC ABC m0 m1
74138工作条件 ：G1=1，G2A=G2B=0
A
A2 Y0
B C
A1 A0
Y1 Y2
74138
& F
Y0 m0 Y1 m1
…
× H ×× ×× H H H H H H H H
× X H ××× H H H H H H H H
L × ×× ×× H H H H H H H H
H L L L L L L HY0 HA2A1HA0 H H H H H L L L L H H L H Y1H A2A H1A0 H H H H L L L H L H H L H Y2H A2HA1A0 H H H L L L H H H H H L H Y3 H A2AH1A0 H H L L H L L HY4 AH2A1AH0 H L H H H H L L H L H H HY5 A H2A1AH0 H L H H H L L H H L H H HY6 HA2A1AH0 H L H H L L H H H H H H HY7 HA2A1HA0 H L
数电实验报告 实验二 利用MSI设计组合逻辑电路
实验二利用MSI设计组合逻辑电路【实验目的】1.熟悉编码器、译码器、数据选择器等组合逻辑功能模块的功能和使用方法2.掌握用MSI设计的组合逻辑电路方法【实验仪器】1.数字电路实验箱、数字万用表、示波器2.虚拟器件：74LS00、74LS197、74LS138、74LS151 74LS73 74LS86【实验设计与分析】1.数据分配器（1）由数据分配器真值表分析可知，当D=0时，全线路输出为1，而当D=1时，F0~F7输出与地址端ABC相关，二进制地址值代表的十进制数n刚好为D’，而其他位值为1,’= A’B’C’F即F= (A’B’C’)’同理F1= (A’B’C)’F3= (A’BC)’F4= (A B’C’)’F5= （AB’C)’F6= (ABC’)’F7= (ABC)’Y O = GsS2’S1’S’即Y 0’= (Gs’S2’S1’S’)’同理Y 1’= (Gs’S2’S1’S)’Y 3’= (Gs’S2’S1S)’Y 4’= (Gs’S2S1’S’)’Y 5’=（Gs’S2S1’S)’Y 6’= (Gs’S2S1S’)’Y 7’= (Gs’S2S1S)’显然当Gs=1时， Y’= F(3)对比（2）中不同Gs条件下译码器和数据分配器的真值表可以发现，当另Gs’与数据输入D信号一致，S2~S0作为地址段输入的A B C,两者真值表一致，即使译码器变成了数据分配器。
Gs输入端有3端，令G1为数据D输入，其他两端接低电平。
（4）电路设计(5)仿真波形2.LU(Logic Unit逻辑单元)设计（1）分析LU功能，得出如下真值表利用74LS151实现数据选择，那么无需计算逻辑表达式，无需卡诺图化简（2）16行真值化简为8行真值若用2组74LS151,可联合成16路输出，若只用1组74LS151,则需要把Y的值与其中一个输入变量联合起来12351X 0=X4=S1X6=X7=S1’故简化成了设计（3）根据（1）&（2）的真值表分析，可以发现有4组输入变量，1组输出变量，其中s1通过把数据输入端的值与S1关联而简化，故利用3组变量实现了16组输出结果。
数字电路第4章(3译码器及应用)_4
出 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0
A0 Y7 Y6 Y5 Y4 Y 3 Y2 Y1 Y0
' ' Y0 A2 A1' A0 m0 ' Y1 A2 A1' A0 m1 ' ' Y2 A2 A1 A0 m 2
0 0 0 0 1 1 1 1
Y2 A3 A2 A1 A0 Y3 A3 A2 A1 A0 Y6 A3 A2 A1 A0 Y 7 A3 A2 A1 A0
Yi mi (i 0 ~ 9)
4线-10线译码器74HC42真值表
输
A3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 A2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
输入：二进制代码（N位） 输出：2N个，每个输出对应一个最小项。 ★最简单是译码器是2线-4线译码器。 ★输入是三位二进制代码、有八种状态，八个输 出端分别对应其中一种输入状态。因此，又把 三位二进制译码器称为3线—8线译码器。
2线-4线译码器：
2线—4线译码器真值表 输
S' 1 0 0 0 0 A × 0 0 1 1
入
B × 0 1 0 1
输
Y'0 1 0 1 1 1 Y'1 1 1 0 1 1 Y'2 1 1 1 0 1
出
Y'3 1 1 1 1 0
写出各输出函数表达式：
Y0 (SAB) Y1 (SAB) Y2 (SAB)
Y3 (SAB)
Y' 3
数字电路实验四 利用MSI设计组合逻辑电路(二)
数字电路与逻辑设计实验报告实验三利用MSI设计组合逻辑电路(二)姓名：黄文轩学号：17310031班级：光电一班一、实验目的1.熟悉编码器.译码器数据选择器等组合逻辑功能模块的功能与使用方法。
2掌握用MSI设计组合逻辑电路的方法.二、实验器件1.数字电路实验箱数字万用表、示波器。
2.虚拟器件: 74LS151, 74LS00.三、实验预习1、使用数据分配器设计半加半减器半加半减器的真值表如下表所示：考虑到数据选择器的特性是根据传入的地址选择对应的数据，所以我们可以将S、A、B作为地址输入到74LS151的S2、S1、S0选择输入端，根据真值表的要求为D0~D7的数据输入端赋值(与高/低电平相连)，即可实现预期功能。
由于有两种不同的输出，我们需要两块74LS151来实现。
电路连接图如下所示：使用Multisum仿真检验正确性，以74LS197作为动态输入观察输出波形，仿真结果如下图所示：波形可以与真值表对应，我们判断这种电路接法是有效正确的。
二、使用74LS151设计逻辑单元逻辑单元的真值表如下图所示：74LS151输入端有三个，而目标逻辑单元有四个输入端，我们可以借助芯片的八个数据输入端置入第四个输入。
考虑对S1、S0、A的任一状态，输出Y可以表示为Y = f(B)的函数形式，因此只需要对每个状态，把B按照对应的逻辑接在D0~D7的数据输入端即可。
每个地址对应的逻辑如下表所示：这样我们可以得到使用一个与非门和74LS151芯片实现的逻辑单元，其电路图如下：使用Multisum仿真检验正确性，以74LS197作为动态输入观察输出波形，仿真结果如下图所示：同样实现了目标的逻辑功能，我们判断这种接法有效正确。
四、实验内容1、具体内容①AU(Arithmetic Unit,算术单元)设计，在实验箱上实现。
设计一个半加半减器，输入为S、A、B,其中S为功能选择口。
当S-0时输出A+B 及进位:当S=1时，输出A-B及借位。
电子技术基础(数字部分)：4-2组合逻辑电路的设计
Y3=CB A+C B+C A Y2=B A+BA
BA
Y4
DC
00 01 11 10
00
00
01 111
1
1
1
11
BA
DC
00
00
01 11111 11
Y3
01 11 10
001
11
11
10 1
01
10
01
BA
DC
00
Y2
01 11
10
BA
Y1
Y1=A
DC
00 01 11 10
00 1
00
1
01 1111
1、逻辑抽象：根据实际逻辑问题的因果关系确定输入、输出变 量，并定义逻辑状态的含义；
2、根据逻辑描述列出真值表；
3、由真值表写出逻辑表达式;
4、根据器件的类型,简化和变换逻辑表达式;
5、 画出逻辑图。
用门电路 将函数 式化简
6、工艺设计
逻辑 问题
逻辑
逻辑
真值表 函数式
选定器 件类型
将函数
用MSI组合 式变换
输出 B3 B2 B1 B0
1000 1001 1010 1011 1100 1101 1110 1111
(2) 画出各输出函数的卡诺图，并化简和变换。
B3
G1
0000
0000 1 1 1 1 G2 G3 1 1 1 1
G0
B2
G1
0000
1111 0 0 0 0 G2 G3 1 1 1 1
G0
B3 G3
B0 G3 G2 G1 G0
(3) 根据逻辑表达式，画出逻辑图
msi组合逻辑电路实验报告
msi组合逻辑电路实验报告一、实验目的本次实验的主要目的是通过设计和制作MSI组合逻辑电路，加深对数字电路原理和逻辑门的理解，掌握数字电路的设计方法和制作技巧。
二、实验原理MSI组合逻辑电路是由多个基本逻辑门组成的复杂逻辑电路。
在本次实验中，我们将使用74LS181（4位算术逻辑单元）芯片来设计并制作一个具有加减乘除四种运算功能的MSI组合逻辑电路。
74LS181芯片具有4位数据输入端A、B和4位数据输出端F以及8个控制输入端P0~P3、G0~G3。
其中，P0~P3用于选择运算类型，G0~G3用于选择运算数。
三、实验步骤1. 确定电路功能需求：根据实验要求，需要设计一个能够进行加减乘除四种运算的MSI组合逻辑电路。
2. 了解芯片引脚功能：查阅74LS181芯片手册，了解其引脚功能及各个控制输入端和输出端的作用。
3. 设计逻辑图：根据所需功能和芯片引脚功能，设计出所需的逻辑图，并分析其工作原理。
4. 制作电路板：根据逻辑图，使用EDA软件进行电路板设计，并进行打样、蚀刻、钻孔等制作工序。
5. 安装芯片：将74LS181芯片插入电路板上的芯片座，并连接所需的电源和信号线。
6. 调试电路：使用万用表等测试仪器对电路进行测试和调试，确保其正常工作。
7. 测试功能：使用开关输入不同的控制信号和数据信号，观察输出端是否符合所需功能要求。
四、实验结果经过反复调试和测试，最终成功制作出了一个能够进行加减乘除四种运算的MSI组合逻辑电路。
在输入不同的控制信号和数据信号后，输出端能够正确地输出运算结果。
五、实验总结本次实验通过设计和制作MSI组合逻辑电路，深入理解了数字电路原理和逻辑门的工作原理。
同时也掌握了数字电路的设计方法和制作技巧。
在实验中遇到问题时，我们需要耐心分析并找到解决办法。
只有通过不断实践和学习，才能更好地掌握数字电路设计与制作技术。
MSI组合逻辑电路
实验：MSI组合逻辑电路
一、实验目的
1.了解编码器、译码器、数据选择器的逻辑功能；
2.熟悉应用QuartusII软件完成数字系统自动化设计的基本方法与完整流程。
二、实验设备
计算机、EDA／SOPC试验箱
三、试验内容
用译码器74LS48和与非门实现指定逻辑函数
四、试验原理
设计如下图：
图10-1：74LS138和与非门实现指定逻辑函数电路原理图
五、实验结果
1.电路图和分析综合图
图1-2：74LS138和与非门实现指定逻辑函数电路原理图 2.功能仿真波形图
图1-3：仿真波形图
3.引脚锁定方案图
5.编程下载模式图
图1-5编程下载模式图
六、试验小节
通过本实验我对QuartusII软件有了初步的认识和了解，但是课后还需要更多练习，我才能熟练的使用QuartusII软件。
我们也了解了编码器、译码器、数据选择器的逻辑功能；本次试验成功的关键是要做好每一个步骤，确保每一个步骤的正确性，需要耐心
和细心，还要熟记很多单词。
这次试验也激发了我们学习的兴趣，和好奇心。
msi组合逻辑电路实验报告
msi组合逻辑电路实验报告1. 引言本实验旨在通过实践，了解多路选择器（Multiplexer，简称MUX）和解码器（Decoder）这两种基本的MSI（Medium Scale Integrated）组合逻辑电路，并通过设计和实现这两种电路，进一步加深对其原理和应用的理解。
2. 多路选择器（MUX）2.1 原理介绍多路选择器是一种常见的数字电路，它可以根据输入的选择信号，从多个输入信号中选择一个进行输出。
多路选择器通常用于数据选择、信号切换等场景中。
一般而言，一个n选1的多路选择器有2^n个数据输入端、n个选择输入端和一个输出端。
输出端将根据选择输入端的不同信号，将对应的输入信号输出。
2.2 设计要求本次实验要求设计一个2选1的多路选择器，即具有2个数据输入端和1个选择输入端。
2.3 电路图+----+---|D0 |+----+|---|D1 |---|S|--- Output|+----+---|D2 |+----+D0、D1、D2为数据输入端，S为选择输入端，Output为输出端。
2.4 实验步骤1.根据电路图连接电路。
2.将数据输入端(D0和D1)分别连接到逻辑门电路（如与门、或门、非门等）或其他要选择的信号源。
3.将选择输入端(S)连接到控制信号源。
4.观察输出端(Output)的结果。
5.调整选择信号源的输入，验证输出端的切换情况。
2.5 实验结果根据实验步骤，进行实验并记录实验结果。
可以通过表格形式列出不同的输入组合和对应的输出结果。
实验结果如下表所示：S D0 D1 Output0 1 0 10 0 1 01 1 0 01 0 1 12.6 结论通过实验可以发现，根据不同的选择输入信号，多路选择器可以在多个输入信号中选择一个进行输出。
实验结果与理论预期相符，说明设计的多路选择器电路正常工作。
3. 解码器（Decoder）3.1 原理介绍解码器是一种常见的组合逻辑电路，它将特定的输入模式解码成对应的输出模式。
MSI组合逻辑电路的分析
十六选一的数据选择器应有怎样的输入、输 出、选择、控制端？
如何用两片八选一数据选择器构成十六选一 数据选择器？
如何利用八选一数据选择器实现三变量组合 逻辑函数？
1
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3.7 MSI组合逻辑电路的分析
MSI组合逻辑电路的分析：以中规模集成器件为 核心的组合逻辑电路的分析。
本节将MSI电路按功能块进行划分，逐块分析各 功能块电路，最后得出整个电路功能的分析方法，这 种方法称为功能块级的电路分析，适用于更加复杂的 逻辑电路分析。
2
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3.7.1 分析步骤
逻辑电路图 划分功能块 分析各块功能 分析整体功能 图3-26 功能块组合逻辑电路分析流程图
分析步骤 （1）划分功能块 （2）分析功能块的逻辑功能 （3）分析整体逻辑电路的功能
3
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（1）划分功能块
首先根据电路的复杂程度和器件类型，视情 形将电路划分为一个或多个逻辑功能块。
17
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（3）分析整个电路的逻辑功能 图3-29电路可以实现一位十进制数的加
法运算，并由数码管显示相加的结果。当相 加的结果大于9（即二进制1001）时，数码 管不显示，处于灭灯状态。
18
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例3-9 图3-30是3-8线译码器74LS138和8选1数
据选择器74LS151组成的电路，试分析电路的逻辑功
本章通过举例，介绍了基于功能块的MSI组合
逻辑电路的分析方法。熟悉这种方法，对MSI组合
逻辑电路的分析很有帮助。
23
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作业题
3-7 3-8
24
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7
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图3－27 例3-7电路图
解：
（1）划分功能块
利用MSI设计组合逻辑电路
实验二利用MSI设计组合逻辑电路一、实验目的1、熟悉编码器、译码器、数据选择器等组合逻辑功能模块的功能与使用方法。
2、掌握用MSI设计的组合逻辑电路的方法。
二、实验仪器1、数字电路实验箱、数字万用表、示波器2、虚拟器件：74LS00，74LS197，74LS138，74LS151三、实验原理中规模的器件，如译码器、数据选择器等，它们本身是为实现某种逻辑功能而设计的，但由于它们的一些特点，我们也可以用它们来实现任意逻辑函数。
1、用译码器实现组合逻辑电路译码器试讲每个输入的二进制代码译成对应的输出高、低电平信号，如图所示。
图（一）3线-8线译码器74LS138当附加控制门Gs的输出为高电平（S=1）时，可由逻辑图写出逻辑表达式如下所示。
从上式看出，70Y -Y 同时又是012S S S 、、这三个变量的全部最小项的译码输出。
所以这种译码器也叫最小项译码器。
如果将012S S S 、、当做逻辑函数的输入变量，则可利用附加的门电路将这些最小项适当的组合起来，便可产生任何形式的三变量组合逻辑函数。
例如可以用3线-8线译码器74LS138实现全加器。
列出真值表（表1），其中A 、B 是加数与被加数，是低位向本位的进位，S 为本位和，位是本位向高位的进位。
表1 全加器真值表 ABCnSCn+10 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 111由真值表可得全加器的最小项之和表达式。
7·4·2·1m m m m Cn B A Cn B A Cn B A S =++=令74LS138的输入S2=A ，S1=B ，S0=Cn ，在器输出端附加两个与非门，按上述全加器的逻辑函数表达式连接，计科实现全加器功能。
如图2所示。
图（二） 74LS138实现全加器逻辑图2、用数据选择器实验组合逻辑电路76531···1Cn m m m m ABC C AB C B A BC A n n n n =+++=++数据选择器的功能是从一组输入数据中选出某一个信号输出，或称为多路开关。
42常用的组合逻辑电路
L HH L L H H H H H H L L H
4
L HH L H L L L H H L L H H
5
L HH L H L H H L H H L H H
6
L HH L H H L L L H H H H H
7
L HH L H H H H H H L L L L
8
L HH H L L L H H H H H H H
Y m 当G1=1、G2=0、G3=0时，
i
i
输
入
输
出
G1 G2 G3 A2 A1 A0 Y 0 Y 1 Y 2 Y 3 Y 4 Y 5 Y 6 Y 7
×H××××HHHHHHHH ××H×××HHHHHHHH L×××××HHHHHHHH HL L L L L LHHHHHHH HL L L LHHLHHHHHH HL L LHLHHLHHHHH HL L LHHHHHLHHHH HL LHL LHHHHLHHH HL LHLHHHHHHLHH HL LHHLHHHHHHLH HL LHHHHHHHHHHL
9
L HH H L L H H H H H L H H
CMOS七段显示译码器74HC4511功能表(续)
输入 十进制 或功能 LE BI LT D3 D2 D1 D0
ab
输出 cde
字形 fg
10
L H H H L H L L L L L L L L 熄灭
11
L H H H L H H L L L L L L L 熄灭
题4.6： Y1 = m0+m7 = P’Q’R’+PQR Y2 = m1+m2+m4 = P’Q’R+P’QR’+PQ’R’ Y3 = m3+m5+m6 = P’QR+PQ’R+PQR’
组合逻辑电路设计（MSI）
组合逻辑电路设计（MSI）组合逻辑电路的设计(MSI)一、实验目的1. 加深理解组合逻辑电路的工作原理。
2. 掌握用中规模集成芯片实现组合逻辑电路的设计方法。
3. 掌握组合逻辑电路的功能测试方法。
二、实验任务及要求1. 设计要求设计一个四路输入呼叫显示电路，四个数码开关分别模拟用户的输入信号，用户优先权按用户编号依次递减，即1号的优先权最高，4号最低；1至4号按键输入时，七段数码管对应显示2、4、6、8十进制编码数字，无用户呼叫时显示“0”；若同时有几个用户呼叫时，则显示优先权最高的用户对应的编码。
要求用双四选一数据选择器、与非门74LS00/20、非门74LS04、数字显示译码器、七段数码管实现设计。
2.实验内容（1）测试所用芯片的逻辑功能。
（2）组装所设计的组合逻辑电路，并验证其功能是否正确。
三、预习要求1. 复习组合逻辑电路的分析与设计方法的有关内容；2. 按实验任务要求设计电路，画出完整的逻辑电路图；3. 查询实验所用芯片的引脚图，画出管脚接线图。
四、实验报告要求写出完整的实验报告，报告中须包含：1.实验目的2.实验器材3. 实验任务及要求4. 实验原理（简述所用器件的逻辑功能和组合电路的设计方法）5. 实验电路（整理出完整清晰的逻辑电路图，详细说明电路的设计过程和工作原理）6. 总结调试过程所遇到的问题及解决方法7. 回答思考题五、思考题1. 七段数码管有几种接法？使用时应分别采用何种显示译码器？2. 如何用与非门74LS20/74LS00、7447/7448、七段数码管实现上述设计？请画出电路图。
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•当所有的输入都为0时，电 路的输出Y1Y0 = ？
Y1Y0 = 00
&
I2
1
≥1 I3 1 & Y0
•和真值表中第一行的输出编 码相同，无法区分是哪个输 入信号的编码。
•普通编码器不能同时输入 两个已上的有效编码信号
2. 优先编码器 优先编码器的提出： 如果有两个或更多输入信号有效，将会出现输出混乱。 必须根据轻重缓急，规定好这些外设允许操作的先后次 序，即优先级别。
I5 I6
I7
EI
74148
EO
EI 5 A2 6 A1 7
A0
A1
A2
GS
GND
8
示意框图
引脚图
优先编码器74148逻辑图
0 ≥1 EO
8个信 号输入 端 0～7
1个输出 使能标志
1
1
&
GS
2
1
1
& ≥1 & &
3
1
A0
1个编码 器工作状 态标志
4
1
1
& & ≥1
5
1
1 & A1
1个使 能输入 端EI
EI2
EO
EO 1 A0 A1 A2
74148 (Ⅰ)
EI
E2 O E1 I
74148 (Ⅱ) A0 A1 A2 GS GS2
GS GS 1
& A B
& C
& D
& GS
EI2=1时,Ⅱ不工作;EO2=1;EI1=EO2=1,Ⅰ也不工作;GS1=GS2=1,D=1; GS=1,标志芯片不工作;DCBA=1111; EI2=0时, I8-I15存在低电平时,Ⅱ工作, GS2=0;EO2=1;EI1=EO2=1,Ⅰ不 工作;对于片Ⅰ输出为111,与Ⅱ输出与后等于Ⅱ的输出,符合优先编 码器的特点:只要存在优先级高的输入信号,输出状态与是否有优先 级低的信号存在没有关系。GS=0表示芯片工作。D=GS2=0; I15-I8出 现信号后DCBA分别为0000-0111; 若I8-I15不存在低电平时, Ⅱ不工作, GS2=1,输出为111，D=1;EO2=0; EI1=EO2=0,Ⅰ 工 作 ; 对 I7-I0 出 现 信 号 后 DCBA 分 别 为 1000-1111 ； GS2=0,GS=0标志芯片工作。
EO
H L H H H H H H H H
EI为输入使能端，低电平有效：EI=0，芯片工作；否则不工作。 GS为工作状态标志端，低电平有效：GS=0，芯片在工作；否则没 有工作。工作的条件有两个：EI=0且输入端存在有效信号。 EO为输出使能端：当EI=0且输入全部为无效信号时，EO=0;否则 EO=1。主要用于芯片扩展。
输 入 输 EI H 0 × 1 × 2 × 3 × 4 × 5 × 6 × 7 × A2 H A1 H
出 GS H EO H
A0 H
L
L L
H
× ×
H
× ×
H
× ×
H
× ×
H
× ×
H
× ×
H
× L
H
L H
H
L L
H
L L
H
L H
H
L L
L
H H
L
L L
×
× ×
×
× ×
×
× ×
×
× L
×
L H
L
H H
Y H 0 C B AH H
YH C H A H B 1
H
H Y2 CH A H B
H
H H
L
L L
L
L L
L
H H
H
L L
H
L H
H
H
H
H
L
H
C HY4 H B A H
H Y3H C BA H L H H
H L H
H
H H
C HY5 H B A H
H
H
L
L
L
L
H
H
H
H
L
H
H
H
H
L
C、B、A为二进制译码输入端 Y7 ~ Y0 为译码输出端（低电平有效） G1、 2 A 、 2 B 为选通控制端。 G G 当G1＝1且 G2 A G2 B 0 时，译码器处于工作状态； 当G1＝0或 G2 A G2 B 1 时，译码器处于禁止状态。
利用附加控制端进行扩展为4线-16线译码器
编码器的逻辑功能：能将每一组输入信息变换为相应二进制 的代码输出。
1. 普通4 线─2线编码器 （1） 逻辑图
& I0 1 ≥1 Y1 I1 1 &
I2
1 &
≥1 I3 1 & Y0
（2） 逻辑框图
二 进 制 码 输 出
（3）逻辑功能表 I0 I1 I2 I3 Y1 Y0 0 0 1 1 0 1 0 1
4.2 译码器/数据分配器
4.2.1 译码器的概念与分类
译码：译码是编码的逆过程，即将某个二进制码翻译成 特定的信号，即电路的某种状态。 译码器：具有译码功能的逻辑电路称为译码器。
译码器的分类： 唯一地址译码器 将一系列代码转换成与之对应的有效信号。 常见的唯一地址译码器： 二进制译码器 二—十进制译码器 显示译码器
3
× H × × × × L H H H
4
× H × × × L H H H H
5
× H × × L H H H H H
6
× H × L H H H H H H
7
× H L H H H H H H H
A2
H H L L L L H H H H
输 出 A1 A0 GS H H L L H H L L H H H H L H L H L H L H H H L L L L L L L L
代码变换器 将一种代码转换成另一种代码。
4.2.2 二进制译码器
n 个输 入端
x0 x1
二进制 译码器
y0 y1
2n个输 出端
y n 1
1个使 能输入 端EI
xn-1
EI 使能输入
当使能输入端EI为有效电平时，对应每一组输入代码， 只有其中一个输出端为有效电平，其余输出端则为相反电平。
1.2线 - 4线译码器的逻辑电路 功能表
Y1 I 2 I 3 I 3 Y0 I1 I 2 I 3 I 3
× × 低
× × ×
4. 集成3位二进制优先编码器74148
小圆圈表 该管脚低 电平有效
4 5 6 7
1 2 3 4
16 15 14 13 12 11 10 9
VCC EO GS 3 2 1 0 A0
I0
I1
I2
I3
I4
例 用二片74148构成16位输入、4位二进制码输出的优先编 码器如图所示，试分析其工作原理。
无编码请求 有编码请求
I I 1 2 I I I 0 1 2
I 0
I 3 I 3
I 4 I 4
I I 5 6 I I 5 6
I 7 I 7
I I I 8 9 10 I I I 8 9 10
I I 11 12 I I 11 12
识别多个编码请求信号的优先级别，并进行相应编码的逻 辑部件称为优先编码器。
4 线─2 线优先编码器（设计） （1）列出功能表 输 入 I0 1 × I1 0 1 I2 0 0 1 I3 0 0 0 1 高 输 出 Y1 Y0 0 0 1 1 0 1 0 1 （3）画出逻辑电路（略）
（2）写出逻辑表达式
Z0 Z1 Z2 Z3 Z4 Z5 Z6 Z7 译码输出
Z8 Z9 Z10 Z 11 Z 12 Z 13 Z 14 Z 15
• 用一个3线–8线译码器设计组合逻辑电路
基本原理 3位二进制译码器给出3变量的全部最小项; 例如74LS138：
Y0 C B A m0 Y1 C BA m1 Y2 CB A m2 Y3 CBA m3
4 常用组合逻辑电路
4.1 编码器 4.2 译码器/数据分配器
4.3 数据选择器
4.4 加法器 4.5 数值比较器
4.1 编码器
编码器：具有编码功能的逻辑电路。
编 码：将某些信息(输入)变换为某一特定的代码(输出)。
把二进制码按一定的规律排列，使每组代码具有一特定的含
义(代表某个数或控制信号)，称为编码。
H
H Y6 CBA H H
H
H
L
H
H
L
H Y7 CBA H H
输
G1 × G2A H G2B × C ×
入
B × A × Y0 H Y1 H Y2 H
输
Y3 H Y4 H
出
Y5 H Y6 H Y7 H
×
L H
X
× L
H
× L
×
× L
×
× L
×
× L
H
H L
H
H H
H
H H
H
H H
H
H H
H
EI 1 & y0
&
y1
B
1 & y2
输 入 EI A B H × × L L L L L L L H H H L H
Y0 H L H H H
输出 Y1 Y2 H H H H L H H H L H
Y3 H H H H L
A
1
&
y3
Y0 EI A B
Y1 EI A B