05级EDA参考答案与评分标准(B)+

附表二：武汉工业学院
课程考核试题参考答案及评分标准
学年：2007-2008 学期： 2
课程名称：可编程逻辑器件（A、B卷）考核方式：开卷
任课教师：肖忠、康胜武课程所在院（系、部）：电气信息工程系
考试班级：电子信息05、通信工程051~2、自动化051~3、电气工程及自动化051~4、信息科学051~2 注：标准答案需写清题号；每小题得分、共得分；参考答案要点；评分标准等
一、简答题（25分，共5小题，每小题5分）
1.试述EDA软件系统包含那些模块。

答：设计输入子模块，设计数据库子模块，分析验证子模块，综合仿真子模块，布局布线子模块等。

（每条1’）
2.简述PROCESS语句结构的三部分构成，并说明进程语句、顺序语句和信号之间的关系。

答：PROCESS语句结构是由三部分构成，即进程说明部分，顺序描述语句部分和敏感信号参数表。

（2’）各个进程是并行运行的，无先后之分，必须放在结构体中；顺序语句是按顺序运行的，有先后之分，必须放在进程中；信号放在结构体和进程之间，是用以完成各个进程之间数据交换。

（3’）
3. 简述WITH_SELECT_WHEN选择信号赋值语句和CASE_WHEN顺序语句的异同。

答：WHEN_ELSE条件信号赋值语句中无标点，只有最后有分号；必须成对出现；是并行语句，必须放在结构体中。

（3’）
IF_ELSE顺序语句中有分号；是顺序语句，必须放在进程中。

（2’）
4. 简述信号和变量的区别？
答：
5.简述的MUX+PLUSⅡ的设计流程。

（每条1’）
答：
1，设计输入：图形输入法、波形输入法、文本编辑法等。

2，设计检查：在设计编译之前运行编译器网表提取器模块检查文件的错误，更新层次结构的显示，给出错误和警告的信息，以便返回设计输入部分，进行修正。

3，设计编译：提供一个集成编译器，在编译器运行前可进行两种仿真功能的选择。

4，时序/功能仿真：时序仿真是在考虑了设计项目的具体适配器的各种延时时间的情况下的设计项目的验证方法。

5，定时分析：用来分析器件引脚及内部节点间的传输路径延时；时序逻辑的性能及器件内部各种寄存器的建立保持时间。

二、阅读分析题（30分，共2小题，第1题20分，第2题10分）
1. 1)．解释带有下划线的语句。

（每条2’）
答：①定义元件库
②输入信号s是两位的输入总线
③将输入信号en和s连接赋值给f
④敏感信号f的变化将启动进程 process
⑤其他情况，将输入信号d赋值给op
2）. 用WITH_SELECT_WHEN语句编写上述程序：
答：
Library ieee;
Use ieee.std_logic_1164.all;
entity qk_11 is
port( a,b,c,d,en:in std_logic;
s:in std_logic_vector(1 downto 0);
op:out std_logic );
end qk_11; （3’）
architecture ar_1 of qk_11 is
signal f:std_logic_vector(2 downto 0);
begin
f<=en&s; （2’）
with f select
op<=a when "100",
b when "101",
c when "110",
d when others;
end ar_1; （5’）
2、已知三选一电路如图，判断下列程序是否有错误，如有则指出错误所在，并给出完整程序。

（10分）library ieee;
use ieee.std_logic_1164.all;
ENTITY MAX is
port(a1,a2,a3,s0,s1:in bit;
outy:out bit);
end max; （2’）
architecture one of max is
component mux21a
port(a,b,s:in std_logic;
y:out std_logic);
end component; （2’）
signal temp std_logic; （2’）
begin
u1:mux21a port map(a2,a3,s0,temp); （2’）
u2:mux21a port map(a1,temp,s1,outy); （2’）
end one;
三、程序设计（共45分，第1题10分，第二题15分，第3题20分）
（注：程序设计题答案不唯一，以下仅为一种参考答案。

）
1. 已知电路原理图如下，请用VHDL语言编写其程序
答：library ieee;
use ieee.std_logic_1164.all;
entity mux21 is
port(a,b,s:in bit;
y:out bit);
end mux21; （4’）
architecture one of mux21 is
single d,e:bit;
begin
d<=a and (not)s;
e<=b and s;
y<=d or e;
end one; （6’）
2. 设计一个带有异步清零功能的十进制计数器。

计数器时钟clk上升沿有效、清零端CLRN、进位输出co。

答：library ieee;
use ieee.std_logic_1164.all;
entity counter10 is
port(clk,CLRN:in std_logic;
dout:out integer range 0 to 9);
end counter10; （5’）architecture behav of counter10 IS
begin
process(clk)
variable cnt:integer range 0 to 9; （3’）begin
IF CLRN='0' THEN
CNT:=0;
ELSIF
clk='1'and clk'event then
if cnt=9 then
cnt:=0;
else
cnt:=cnt+1;
end if;
end if;
dout<=cnt;
end process;
end behav;
（7’）
3．1）用VHDL语言编写半加器和或门器件的程序，如图所示：
答：半加器程序：
library ieee;
use ieee.std_logic_1164.all;
entity h_adder is
port(a,b:in std_logic;
co,so:out std_logic);
end h_adder; （2’）architecture one of h_adder is
begin
so<=not(a xor(not b));
co<=a and b;
end one; （3’）或门程序：
library ieee;
use ieee.std_logic_1164.all;
entity or2a is
port(a,b:in std_logic;
c:out std_logic);
end or2a; （2’）architecture one of or2a is
begin
c<=a or b;
end one;
（3’）
2）在上道题目的基础上用元件例化语句设计1位全加器。

主程序：
library ieee;
use ieee.std_logic_1164.all;
entity f_adder is
port(ain,bin,cin:in std_logic;
cout,sum:out std_logic);
end entity f_adder;
architecture fd1 of f_adder is
component h_adder
port(a,b:in std_logic;
co,so:out std_logic);
end component; （5’）component or2a
port(a,b:in std_logic;
c:out std_logic);
end component;
signal d,e,f:std_logic;
begin
u1 : h_adder port map(a=>ain,b=>bin,co=>d,so=>e);
u2 : h_adder port map(a=>e,b=>cin,co=>f,so=>sum);
u3 : or2a port map(d,f,cout);
end fd1; （5’）。