微型计算机原理与接口技术第5章

Cache的工作过程

Cache控制器截取CPU送出的地址，并判别这个 地址与Cache存储器中保存的地址是否有相同的， 若有，则命中，并从Cache存储器中取出该地址 对应的数据；否则称为非命中。为便于CPU的访 问，无论是哪种结构的Cache存储器，其中保存 的地址和数据，总应与主存的地址、数据一一对 应。 由主存而来的数据，另一部分存放这些数据在主 存中的对应地址信息（这部分又叫高速存储器目 录）。
存储器的地址分配和片选问题 控制信号的连接
存储器芯片片选端的处理
线选法
地址的高位直接作为各个芯片的片 选信号，在寻址时只有一位有效来 使片选信号有效的方法称为线选法。 完全译码法 全部高位地址译码产生片选信号。 部分译码法 用部分高位地址进行译码产生片 选信号。
地址译码器74LS138
Y1
Y2 Y3 Y4 Y5 Y6
Y0
Y1
Y2
Y3
Y4 Y5
Y 6 Y 7 Y 6 Y 7
16
15
14
13
12
11
10
9
Y0 A0
Y1
Y2
Y3
Y4 Y5
74LS138 1 2 3 4 5 6 7 8 A1 A2
74LS138 STB STC STA
A0
A1 A2 (a)
G2A G2B G1 引脚排列图
二、动态RAM

动态 RAM（DRAM）的基本电路实际上只有 一个管子和一个电容，在这样的基本存储电 路中，存放的信息是 1 还是 0 取决于电容中是 否储存有电荷，即电容两端是否有电压。

由于电容有放电和漏电现象，因此如不采取 措施，存储的信息经过一段时间后，就会消 失，所以必须另外设计一种电路，每隔一定 时间（一般为2ms），使电容上泄放的电荷得 到补充，这叫做内存刷新。
闪速存储器（Flash Memory）
Flash Memory芯片借用了EPROM结构简单， 又吸收了 E2PROM 电擦除的特点；不但具备 RAM 的高速性，而且还兼有 ROM 的非挥发性。同时 它还具有可以整块芯片电擦除、耗电低、集成 度高、体积小、可靠性高、无需后备电池支持、 可重新改写、重复使用性好（至少可反复使用 10 万次以上）等优点。平均写入速度低于 0.1 秒。使用它不仅能有效解决外部存储器和内存 之间速度上存在的瓶颈问题，而且能保证有极 高的读出速度。 Flash Memory芯片抗干扰能力很强。
G2 B ， 74LS138有三条控制线G1，G2 A ， G2 A 等于0， G2 B 等于0 只有当G1等于1， 时，三－八译码器才能工作，否则 译码器输出全为高电平。输出信号 Y0Y7是低电平有效的信号，对应于Ｃ ＢＡ的任何一种组合输入，其８个 输出端中只有一个是０，其他７个 输出均为１。
VCC Y0
Atmel
29C256
5.4CPU与存储器的连接

CPU总线的负载能力
在CPU对存储器进行读、写操作时，首先 CPU在地址总线上给出地址信号，然后发出 相应的读或写的控制信号，最后才能在数 据总线上进行信息交换，所以RAM与CPU 的连接，主要是地址线、数据线和控制线 的连接。
CPU的时序和存储器的存取速度之间的配合
可擦除可编程的ROM（EPROM）
典型芯片： Intel 27512 特性：64K×8的EPROM芯片， 28脚双列直插式封装， 地址线为16条A15～A0， 数据线8条O7～O0， 带有三态输出缓冲， 读出时只需单一的＋5V电源。
可擦除可编程的ROM（EPROM）
内 部 结 构 27512有五种工作方式 读方式 维持方式 编程方式 校验方式 编程禁止方式
单管动态RAM基本存储电路
读 动荷 出 态不 为 和 丢保 再 失持 写 不， 电 入 断必 容 中 须 进 的 行对 电 RAM
动 态 的 刷 新
RAM
动态RAM（DRAM)
64K位动态RAM存储器
随 机 存 取 存 储 器
芯片2164A的容量为64K×1位，即片内共 有64K（65536）个地址单元， 每个地址单 元存放一位数据。需要16条地址线，地址线 分为两部分：行地址与列地址。 芯片的地址引线只要 8条，内部设有地址 锁存器，利用多路开关，由行地址选通信号 变低RAS （Row Address Strobe），把先出现 的 8 位地址，送至行地址锁存器；由随后出 现的列地址选通信号CAS （ Column Address Strobe）把后出现的 8 位地址送至列地址锁 存器。这 8 条地址线也用于刷新（刷新时地 址计数，实现一行行刷新）。
随 机 存 取 存 储 器
64K存储体由4个128×128的存储矩阵构成。每 个128×128的存储矩阵，有7条行地址和7条列 地址线进行选择。7条行地址经过译码产生128 条选择线，分别选择128行；7条列地址线经过 译码也产生128条选择线，分别选择128列。
随 机 存 取 存 储 器
锁 存在 行 地址 锁 存器 中 的 7 位 行 地 址 RA6～RA0同时加到4个存储矩阵上，在每 个矩阵中都选中一行，则共有512个存储 电路被选中，它们存放的信息被选通至 512个读出放大器，经过鉴别、锁存和重 写。锁存在列地址锁存器中的7位列地址 CA6 ～ CA0（地址总线上的 A14 ～ A8），在 每个存储矩阵中选中一列，则共有4个存 储单元被选中。最后经过1/4 I/O门电路 （由 RA7 与 CA7 控制）选中一个单元，可 以对这个单元进行读写。

SRAM缺点：用管子多、功耗比较大。 SRAM 的主要优点是不需要进行刷新，因此简化了 外部电路。
静态RAM（SRAM)
基本的存储电路
随 机 存 取 存 储 器
Q
Q
Q
Q
&
&
S
R
S (a) 逻辑图
R
R (b) 逻辑符号
S
典型的静态RAM芯片
6116（2KB×8位）、6264（8KB×8位）、 62256（32KB×8位）、628128（128KB×8位） 等。
Y7 GND
A0
A1 A2 (b)
G2A G 2B G1 逻辑功能示意图
G2 G2 A G2 B
输 使 G1 × 0 1 1 1 1 1 1 1 1 能 入 选 A2 A1 择 A0
真值表
DRAM内存条的种类
SIMM——Single Inline Memory Module 单列直插式内存模块 72线：32位数据、12位行列公用地址、RAS、CAS等 在Pentium微型机中必须成对使用
DIMM——Dual Inline Memory Module 双列直插式内存模块 168线：64位数据、14位行列公用地址、RAS、CAS等 可单数使用
存储器组成

存储器通常由存储矩阵、地址译码、控制逻辑和 三态数据缓冲器组成。

存储体是整个存储器中存放信息的实体。 存储体被划分成许多单元，这些单元称为 存储单元，每个存储单元一般是8位，可存 放一个字节。为了使CPU能按指定的存储单 元进行存取，就必须给每个存储单元编号， 这个编号就称为存储单元的地址。地址与 存储单元一一对应，每一个地址都规定了 一个唯一的存储单元。要访问某一单元 （读出或写入），就应该给出这个单元的 地址。地址编号从0开始，存储容量为n个 单元的存储体地址编号为0～（n-l）。
RAM：（ Random Access Memory）--随机存取 存储器 ROM：（Read Only Memory）--只读存储器
随机存取存储器
半 导 体 存 储 器 的 分 类
双极性半导体RAM 动态金属氧化物（MOS)RAM
读写存储器
掩膜式ROM 可编程ROM(PROM,Programmable ROM) 可擦除的PROM（EPROM，Erasable
三、存储器的工作时序
四、高速缓冲存储器（Cache）
实现方式： 在 CPU 和存储器之间放置高速缓冲存 储器，组成由高速缓冲存储器和主存构 成一个“两级”的存储系统。
Cache存储器

Cache存储器是一种高速缓冲存储器，又称为 快存 。是为了解决高速CPU与内存之间的矛 盾而设立的，Cache存储器是用静态RAM做 的，不需刷新，存取速度快，平时存放的是 最频繁使用的指令和数据。 CPU存取指令和 数据时，先访问Cache，如果欲存取的内容已 在Cache中（称为命中），CPU直接从Cache 中读取这个内容；否则就称为非命中，CPU 再到主存（DRAM）中读取并同时将读取信 息存入Cache。
地址译码器

为了从数量众多的存储单元中选取某一 个存储单元，首先CPU要把地址信息送到 地址总线上，然后地址译码器对地址总 线上的信息进行译码，随后在读、写控 制信号和芯片选择信号的配合下，对相 应的存储单元进行读出和写入操作。
控制逻辑和三态数据缓冲器

控制逻辑接受CPU读、写控制信号RD、WR 和芯片选择信号CS对存储器实施控制，当CS 信号有效时，允许对该存储器芯片进行读、 写操作。此时若读信号有效，则被寻址的存 储单元的信息通过三态数据缓冲器读到数据 总线上；若写信号有效，则数据总线上的信 息存入相应的内存单元。当CS信号无效时， 则三态数据缓冲器处于高阻状态（开路状态、 浮空状态），存储器芯片与数据总线脱开。
第五章
存储器
5.1存储器概述
主存储器及其分类

主存储器（简称主存，又叫内存）是计算机中的重 要组成部分，CPU工作时所执行的指令及操作数都 是从主存中取出的，处理后的结果仍然存放到主存 中去。一个主频高、功能强的CPU，应当有一个存 取速度快、容量大的主存系统相搭配，否则CPU的 性能使得不到发挥，甚至受到限制。