2021年重庆邮电大学网络工程专业《计算机组成原理》科目期末试卷A(有答案)

2021年重庆邮电大学网络工程专业《计算机组成原理》科目期末试卷
A（有答案）
一、选择题
1、某机器的主存储器共32KB，由16片16K×l位（内部采用128×128存储阵列）的DRAM芯片字和位同时扩展构成。

若采用集中式刷新方式，且刷新周期为2ms，那么所有存储单元刷新一遍需要（）个存储周期。

A.128
B.256
C.1024
D.16384
2、下列存储器中，在工作期间需要周期性刷新的是（）。

A. SRAM
B. SDRAM
C.ROM
D. FLASH
3、在补码加减交替除法中，参加操作的数和商符分别是（）。

A.绝对值的补码在形成商值的过程中自动形成
B.补码在形成商值的过程中自动形成
C.补码由两数符号位“异或”形成
D.绝对值的补码由两数符号位“异或”形成
4、float型数据通常用IEEE754标准中的单精度浮点数格式表示。

如果编译器将float型变量x分配在一个32位浮点寄存器FR1中，且x=-8.25，则FR1的内容是（）。

A.C1040000H
B.C2420000H
C. C1840000H
D.CIC20000H
5、对于相同位数（设为N位，且各包含1位符号位）的二进制补码小数和十进制小数，（二进制小数所表示的数的个数）/（十进制小数所能表示的数的个数）为（）。

A.（0.2）N
B. （0.2）N-1
C. （0.02）N
D. （0.02）N-1
6、关于同步控制说法正确的是（）。

A.采用握手信号
B.由统一时序电路控制的方式
C.允许速度差别较大的设备一起接入工作
D.B和C
7、在（）结构中，外部设备可以和主存储器单元统一编址。

A.单总线
B.双总线
C.三总线
D.以上都可以
8、程序P在机器M上的执行时间是20s，编译优化后，P执行的指令数减少到原来的70%，而CPl增加到原来的1.2倍，则P在M上的执行时间是（）。

A.8.4s
B.11.7s
C.14s
D.16.8s
9、完整的计算机系统应该包括（）。

A.运算器、存储器、控制器
B.外部设备和主机
C.主机和应用程序
D.主机、外部设备、配套的软件系统
10、微程序控制器的速度比硬布线控制器慢，主要是因为（）。

A.增加了从磁盘存储器读取微指令的时间
B.增加了从主存储器读取微指令的时间
C.增加了从指令寄存器读取微指令的时间
D.增加了从控制存储器读取微指令的时问
11、同步控制是（）。

A.只适用于CPU控制的方式
B.由统一时序信号控制的方式
C.所有指令执行时问都相同的方式
D.不强调统一时序信号控制的方式
12、一般来说，变址寻址经常和其他寻址方式混合在起使用，设变址寄存器为X，形式地址为D，某机具有先间址寻址再变址寻址的方式，则这种寻址方式的有效地址为（）。

A.EA=D+（IX）
B.EA=（D）+（IX）
C.EA=（D+（IX））
D.EA=D+IX
13、假设变址寄存器R的内容为1000H，指令中的形式地址为2000H：地址1000H中的内容为2000H，地址2000H中的内容为3000H，地址3000H中的内容为4000H，则变址寻址方式下访问到的操作数是（）。

A.1000H
B.2000H
C.3000H
D.4000H
14、各种外部设备均通过（）电路，才能连接到系统总线上。

A.外设
B.内存
C.中断
D.接口
15、禁止中断的功能可以由（）来完成。

A.中断触发器
B.中断允许触发器
C.中断屏蔽触发器
D.中断禁止触发器
二、填空题
16、CPU能直接访问_______和_______，但不能直接访问磁盘和光盘。

17、计算机软件一般分为两大类：一类叫______,另一类叫______操作系统属于_______类。

18、PCI总线采用_______仲裁方式，每一个PCI设备都有独立的总线请求和总线授权两条信号线与_______相连。

19、相联存储器是按_________访问的存储器，在cache中用来存放_________，在虚拟存储器中用来存放_________.
20、广泛使用的_______和_______都是半导体随机读写存储器，它们共同的缺点是_______
21、在计算机术语中，将______和______和在一起称为CPU，而将CPU和______合在一起称为主机。

22、并行I/O接口_______和串行I/O接口_______是两个目前最具权威性和发展前景的标准接
23、流水CPU中的主要问题是________相关、________相关和________相关，为此需要采用相应的技术对策，才能保证流水畅通而不断流。

24、总线仲裁部件通过采用________策略或________策略，选择其中一个主设备作为总线的下次，接管总线控制权。

25、汉字的________、________、________是计算机用于汉字输入、内部处理、输出三种不同用途的编码。

三、名词解释题
26、主存：
27、多重中断：
28、EPROM：
29、指令周期：
四、简答题
30、简要说明CPU与I/0设备之间传递信息可采用哪几种联络方式，他们分别用于什么场合？
31、在DMA方式预处理（初始化）阶段，CPU通过程序送出哪些信息？
32、Cache做在CPU芯片内有什么好处？将指令Cache和数据Cache分开又有什么好处？
33、指令和数据均存放在内存中，计算机如何从时间和空间上区分它们是指令还是数据。

五、计算题
34、设有主频24MHz的CPU，平均每条指令的执行时间为两个机器周期，每个机器周期由两个时钟周
期组成，试求：
1）机器的工作速度。

2）假如每个指令周期中有一个是访存周期，需插入两个时钟周期的等待时间，求机器的工作速度。

解：
35、一个16K×16位的存储器，有lK×4位的DRAM芯片，内部结构由64×64构成，试问：
1）采用异步刷新方式，如果最大刷新间隔为2ms，则相邻两行之间的刷新
间隔是多少？
2）如果采用集中刷新方式，则存储器刷新一遍最少用多少个存储周期？设
存储器的存储周期为0.5us，“死区”占多少时间？“死时间率”为多少（刷新周
期为2ms）？
36、现有64K×2位的存储器芯片，欲设计具有同样存储容量的存储器，应如何安排地址线和数据线引脚的数目，使两者之和最小，并说明有几种解法。

六、综合题
37、下图为由8片2114芯片构成的4K×8位的存储器，与8位的一个微处理器相连，2114芯片为lK×4位的静态RAM芯片。

试问：
1）每一组芯片组的地址范围和地址线数目。

2）4KB的RAM寻址范围是多少？
3）存储器有没有地址重叠？
38、某机采用微程序控制方式，微指令字长为24位，采用水平型字段直接编码控制方式和断定方式。

共有微命令30个，构成4个互斥类，各包含5个、8个、14个和3个微命令，外部条件共3个。

1）控制存储器的容量应为多少？
2）设计出微指令的具体格式。

39、在表中的第2列、第3列填写简要文字对CISC和RISC的主要特征进行对比。

CISC和RISC的主要特征比较
参考答案
一、选择题
1、A
2、B
3、B
4、A
5、B
6、B
7、A
8、D
9、D
10、D、
11、B
12、B。

先间址后变址，这里需要理清“先间址”的这个间址指的是D，而不是1X，如果是IX的话那就变成了寄存器间接寻址了
13、D
14、D
15、B
二、填空题
16、cache 主存
17、系统软件应用软件系统软件
18、集中式中央仲裁器
19、内容行地址表段表、页表和快表
20、SRAM DRAM 断电后不能保存信息
21、运算器控制器存储器
22、SCSI IEEE1394
23、资源数据控制
24、优先级公平主方
25、输入编码内码字模码
三、名词解释题
26、主存：
一般采用半导体存储器件实现，速度较高、成本高且当电源断开时存储器的内容会丢失。

27、多重中断：
多重中断即指CPU在处理中断的过程中，又出现了新的中断请求，此时若CPU暂停现行的中断处理，转去处理新的中断请求，即多重中断。

28、EPROM：
可擦写可编程的ROM，可以被用户编程多次。

靠紫外线激发浮置栅上的电荷以达到擦除的目的。

8，EEPROM：
电可擦写可编程的ROM，能够用电子的方法擦除其中的内容。

9，SDRAM：
同步型动态随机访问存储器，在系统时钟控制下进行数据的读写。

29、指令周期：
从一条指令的启动到下一条指令的启动的间隔时间。

四、简答题
30、答：CPU与I/0之间传递信息常采用三种联络方式：直接控制（立即响应）、同步、异步。

适用场合分别为：直接控制适用于结构极简单、速度极慢的I/0设备，CPU直接控制外设
处于某种状态而无须联络信号。

同步方式采用统一的时标进行联络，适用于CPU与I/0速度差不大，近距离传送的场合。

异步方式采用应答机制进行联络，适用于CPU与I/0速度差较大、远距离传送的场合。

31、答：向DMA控制器及I/0接口（分离模式或集成模式均可）分别送出如下信息：A、测试设备状态，预置DMA控制器工作方式；B、主存缓冲区首址，交换量，传送方向；C、设备寻址信息，启动读/写。

32、答：Cache做在CPU芯片内主要有下面几个好处：
1）可提高外部总线的利用率。

因为Cache在CPU芯片内，CPU访问Cache时不必占用外部总线。

2）Cache不占用外部总线就意味着外部总线可更多地支持I/0设备与主存的信息传输，
增强了系统的整体效率。

3）可提高存取速度。

因为Cache与CPU之间的数据通路大大缩短，故存取速度得以提高。

将指令Cache和数据Cache分开有如下好处：
1）可支持超前控制和流水线控制，有利于这类控制方式下指令预取操作的完成。

2）指令Cache可用ROM实现，以提高指令存取的可靠性。

3）数据Cache对不同数据类型的支持更为灵活，既可支持整数（例32位），也可支持
浮点数据（如64位）。

33、答：时间上讲，取指令事件发生在“取指周期”，取数据事件发生在“执行周期”。

从空间上讲，从内存读出的指令流流向控制器（指令寄存器）。

从内存读出的数据流流向
运算器（通用寄存器）。

五、计算题
34、1）主频为24MHz的意思是每秒中包含24M个时钟周期，又因为执行一条指令需要4
个时钟周期，故机器每秒可以执行的指令数为24M/4=6M条（600万条）。

2）插入两个时钟周期，即执行每条指令需要6个时钟周期，故机器每秒可以执行的指令数为24M/6=4M条，即400万条。

35、解析：不论采用何种刷新方式，刷新都是从单个芯片的存储容量着手。

1）采用异步刷新方式，在2ms时间内把芯片的64行刷新一遍，相邻两行之间的刷新间隔=2ms/64=31.25μs，可取的刷新间隔为31μs。

2）如果采用集中刷新方式，则存储器刷新一遍最少用64个存储周期，因为存储器的存储周期为0.5μs，则“死区”=0.5μs×64=32μs，“死时间
率”=32μs/2000μs×100%=l.6%。

36、解析：不妨设地址线和数据线的数目分别为x和y。

只需要满足2x×y=64K×2，有如下方案：
当y=l时，x=17：
当y=2时，x=16；
当y=4时，x=15；
当y=8时，x=14。

（可不用讨论y等于3、5、6这些情况，不然x就没法计算了）后面的就不用
计算了，肯定比前面的引脚数目多。

从以上分析可以看出，当数据线为1或2时，地址线和数据线引脚的数目之和
为18，达到最小，并且有两种解答。

六、综合题
37、解析：先由两片2114芯片构成lK×8位的芯片组，再由4个芯片组构成4K×8位的存储器。

从图3-48可以看出，地址线A13~A10在图中没有出现，说明采用部分
译码方式。

1）芯片组的容量为1024B，需要10根地址线（A9~A10），故地址范围为000H~3FFH。

2）根据图3-48所示的连线，各芯片组的片选端由地址线Ais、A1s进行译码。

芯片组内地址线为A9~A10，A13~A10空闲，即为任意态。

假设A13~A10为全0，
4KB RAM的寻址范围分别是：第0组为0000H~03FFH，第1组为4000H~43FFH，第2组为8000H~83FFH，第3组为C000H~C3FFH，可见这4KB存储器的地址空间是不连续的。

演示第2组的计算过程，其他类似。

第2组的片选信号应该是10（A15、A14），接下来A13~A10为全0，剩下的全1，即1000001l11111111，十六进制为83FFH。

3）由于A13~A10没有参与译码（部分译码），因此存储器存在地址重叠现象。

38、解析：微指令字长为24位，操作控制字段被分为4组，第1组3位（表示5个微
命令）.第2组4位，（表示8个微命令），第3组4位（表示14个微命令），第4组2
位（表示3个微命令）；判断测试条件字段2位，下地址字段9位。

1）因为下地址字段有9位，所以控制存储器的容量为29×24位。

2）微指令的具体格式如图所示。

39、解析：
填写后的表如下所示。