第2章_MOS加工公艺概述

加工工藝，版圖設計及相關問題
本文介紹了現代積體電路實現過程中的工藝步驟。

主要篇幅集中在CMOS的加工工藝上。

接下來，介紹了積體電路版圖設計的全過程。

版圖設計就是設計階段中確定電路元件的幾何位置以及連線問題。

這一階段決定著製造微電路中照相掩模的發展狀況。

設計規則的概念和規則與微電路之間的關係是介紹的重點。

然後，積體電路板圖設計涉及到了電晶體模型。

這裏，一旦版圖完成，電晶體模型中某些值就是決定了的。

對於精確的積體電路的電腦仿真，這些知識是很有必要掌握的。

在板圖做出之前，若採用了典型的設計規則，就可以得到近似電晶體寄生元件的合理的假設（值）。

本章的結束部分是更多現代工藝技術的簡要介紹。

2.1 CMOS加工工藝
本節介紹了製作CMOS微電路的步驟。

這裏我們以n阱CMOS工藝（當然是P-襯底的）和雙金屬層為例進行說明。

矽片
要製作微型電路，第一步就是製造出無污點，輕摻雜的單晶矽片。

為此，首先要在浸電極電弧爐中對冶金采來的矽進行高溫化學處理。

儘管冶金采來的矽已經達到大約98％的純度了，但若用在微型電路，雜質含量還是太多了。

接下來，含有矽的氣體重新還原成型。

這樣純矽就沉澱在單晶矽的細棒上。

沉澱的矽非常純,但也是多晶矽。

要得到單晶矽，矽需要再次被熔化冷卻，就像單晶矽錠，是用czochralski方法從熔化的矽中漸漸拉取出的。

Czochralski 方法是以一個單晶矽為籽晶的，其中抽拉速度和晶體轉速決定了晶體棒或矽錠的直徑。

若長度大於1米，那麼典型的直徑是4－8英寸（即10－20釐米）。

製作這麼一個矽塊要用好幾天時間。

一般的，重摻雜矽在提煉成單晶錠前要加到熔爐中。

等它擴散成熔化的矽，就得到了輕摻雜矽錠。

在這個例子中，加入硼雜質就製成了P-型錠。

P是指微摻雜P型矽，“-”接著寫在上標的位置。

單晶矽錠由大號金剛石鋸切成晶片。

標準的晶片有1毫米的厚度。

接著，這些晶片會用Al2O3拋光,用化學腐蝕來去掉機械生產中劃傷的部分,然後在NaOH溶液中用SiO2微粒再次細細拋光。

多數情況下,製造矽片的廠家不是最後做單塊積體電路模型的廠家。

光刻工藝和阱區確定
在光刻工藝中, 矽片中選定的部分被掩模,再選擇性的對剩餘部分進行想要的工藝處理。

儘管光刻工藝是貫穿在積體電路的整個製造過程中,這裏我們只在為阱區2確定而準備矽片的內容中對此工藝作以介紹。

――――2 製作CMOS工藝中，阱摻雜包括兩種電晶體中的一種。

現在通常的阱是包括P溝道的N型電晶體―――――
下面是為確定阱區而做的選擇性的敷層：首先，玻璃掩模，M1，用作確定阱區的位置。

玻璃掩模就是
在玻璃上阱區相應的位置塗上一層照相感光材料並用電子束曝光。

曝光後，玻璃罩上的阱區就變成暗的不透明的。

因此，玻璃掩模層可看成微型電路的一個底片。

標準的微型電路加工過程需要10到20個不同的掩模，通常費用是100，000美元左右。

因為製作這些掩模需要相當高的精度，常常是由非矽片加工廠家來製造。

基於資料庫的電腦控制電子束對掩模層不透明區進行曝光處理。

設計者使用圖形顯示終端和版圖設計CAD軟體，得到了的板圖設計資料庫就是控制電子束時用到的資料庫。

掩模處理矽片表層的第一步就是熱生長出一層薄薄的矽的氧化物SiO2,用來保護微型電路表層。

此法的詳細步驟以後再討論。

SiO2層上均勻塗了一層負性光致抗腐劑PR1，當旋轉微電路時，抗腐劑厚度約為1μm。

光致抗腐劑是一種對光敏感的聚合物，類似於乳膠。

接著，掩模層M1被置於很接近矽片的地方，紫外線將穿透掩模層照到光致抗腐劑層上。

光照到的地方，聚合物的鍵交聯或者聚合。

這樣處理後使得這些區域不會溶於有機溶液中。

不透明掩模區，例如阱區，不會被曝光。

如圖2.1所示。

這個區域內的光致抗腐劑可以用一種有機溶劑除掉。

然後，烘乾餘下的光致抗腐劑來加固該區。

阱區的光致抗腐劑被去掉後，沒被覆蓋的SiO2也會用酸洗去。

（但在一些加工中，由於該層很薄，就沒有此步驟）接下來，用擴散法或者離子注入法（在沒被去掉的情況下直接穿透薄薄的氧化層）將摻雜劑引入而形成阱區。

紫外线
固化光致抗
2
腐剂PR1
圖2.1 用玻璃掩模有選擇硬化光致抗腐劑所在區
上述的過程中只用到負性光致抗腐劑，掩模後曝光過的光致抗腐劑保留下來。

還有另外一種正性光致抗腐劑，曝光後會溶解於有機溶劑中。

這時，光致抗腐劑保留在掩模不透明的地方。

若用了兩種抗腐劑，單獨一個掩模層可以用在兩步加工中，先用來保護一個區且摻雜其互補區，再用來保護其互補區且摻雜該區。

擴散法和離子注入法
阱區上光致抗腐劑被去掉後,下一步就是讓摻雜劑流過阱區所在的表面。

就像前面所說，有兩種途徑來引入摻雜劑――擴散法和離子注入法。

兩種植入法一般都是先將阱區的SiO2用酸洗掉。

接著用丙酮把剩下的固化的光致抗腐劑條紋化。

這樣留下的被固化的抗腐劑保護的SiO2就用來掩模那些非阱區（例如襯底）。

用擴散法植入時，晶片被放在高溫爐中的石英管中。

含有摻雜劑的氣體通入石英管。

如要製成n阱，摻雜物多是磷。

當然也可用砷，但是將會花費更長的時間。

擴散爐中的溫度一般在900－1100℃，因為摻雜物需要徑向和橫向注入矽中。

表面的參雜濃度最大，沿著側面以高斯濃度減小。

如果想得到p阱，就得用硼作為摻雜劑。

圖2.2為擴散後的n阱。

圖2.2 在SiO2的視窗上,從氣體中將磷擴散到矽中來形成n阱
离子源
聚焦透镜
水平和垂直的圖2.3 離子注入系統
浓度
进入硅片深度
圖2.4退火前後，離子注入後的摻雜劑側面
另外一種摻雜的方法就是離子注入法。

因為它可以更獨立控制摻雜濃度和摻雜區的厚度，所以大大代替了擴散法。

圖2.3所示的離子注入器的功能表示了離子注入法中的雜質以離子態被注入矽片。

用從電弧放電或是冷電極源得到的電子去轟擊氣體就得到了離子。

然後離子被聚集起來送入同位素分離器（品質分離器）。

這樣得到的離子束被彎曲後再通過一個窄縫。

因為只有特定品質密度的離子能夠通過窄縫，離子束
就被淨化了。

接著，離子束再次被聚集加速到10KeV到1KeV，離子流可以達到10 A到2 mA。

常常在旋轉的同時，偏轉板將離子束掃入矽片。

離子流和注入時間常常決定了摻雜劑量。

因此，注入深度和劑量需要單獨控制。

原子置換引起的原子核碰撞導致了晶格破壞的產生。

短距離裏的高濃度導致了窄摻雜面，如圖2.4所示。

例如，砷離子以100KeV的加速電壓可以穿透到矽片裏0.06 m的深度，大多數的離子就在0.06±0.02 m 的深度。

這些問題多數情況下是靠退火解決的。

退火過程中，矽片要加熱到1000℃左右，持續15到30分鐘後自然冷卻。

加熱過程中原子進行熱振動，從而進行重新結合。

同時，也會擴寬濃度面使得摻雜面更加均勻，如圖2.4可見。

注意：退火只有在所有的注入步驟完成後，任何金屬層創建前進行。

3
――――3如果在金屬層澱積後退火，退火所需的高溫會熔化金屬。

―――――――
對於n型摻雜來說，砷用作淺層摻雜，例如源，漏結。

磷可用作阱區的製作。

硼常常是形成P區。

儘管費用很高,離子注入法還是以先進的對摻雜程度和深度的控制能力在現代微電路生產中大大代替
了擴散法來製造N區和P區。

與擴散法相比，離子注入法的重要優點還有它較小的橫向擴散程度。

這樣就能使元件間隔更小，對MOS電晶體來說更重要的是，用自對準工藝將柵區和源結或和漏結的重疊最小化了。

化學氣相沉積和作用區的確定
接下來的步驟中是用場區氧化層掩模，M2，來完成厚場區氧化層和場區注入層，同時也用來將電晶體隔離開。

結果就是，在不想進行場區氧化的地方生成了一層薄的熱SiO2層和氮化物Si3N4 的薄層。

通常，這一步用的是負性光致抗腐劑，這樣掩模M2的地方是不透明的，光致抗腐劑會被軟化。

換言之，在有機溶解後，掩模的不透明區下的光致抗腐劑是完好無損的。

這部分就是不想氧化的區域。

熱SiO2薄層就會在此處長出,來保護矽晶格的表面。

接著，熱源（850℃左右）提供能量發生氣相反應在各處沉積Si3N4。

這一步就叫做化學氣相沉積或者CVD。

然後，正性光致抗腐劑就積澱下來，穿透掩模M2被曝光，溶解，硬化。

硬化的抗腐劑留在Si3N4上不需被氧化的地方起保護作用。

接下來，用熱磷酸洗掉沒有用抗腐劑保護的Si3N4。

再用氫氟酸腐刻法去掉SiO2。

最後的工序是化學方法除掉剩餘的抗腐劑，卻不對剩餘的Si3N4作任何的處理。

當厚的場區氧化層在氧化區生長時，剩餘的Si3N4就會作為掩模保護作用區。

場區注入和場區氧化
下一步工序是在場區氧化層要長出的地方進行場區注入。

例如，在所有非阱區的場區氧化層下將注入硼。

這就保證了當場區氧化層上的導體加了高電壓後，場區氧化層下的矽不會變性（或者說變為N型）。

如果不進行這樣的注入，那麼在不打算連接的單獨的N溝道電晶體的結合處就會有漏極電流產生。

對於阱區的場區氧化層，P溝道電晶體最後所在的位置要進行例如砷的N型注入。

大多數情況下,阱區的場區氧化層下的不必進行場區注入,因為與襯底比較阱區的摻雜較重，一般能保證矽在這些區下的場區氧化層裏不會變性。

場區注入物注入襯底區後，首先得用起保護作用的光致抗腐劑，PR3在表面塗一層，這樣n阱區不會被注入p注入物。

這項任務可以用同一個掩模M1來完成，M1原來是用來注入形成n阱的，現在只要換成
正性光致抗腐劑就行了。

在掩模的不透明區，就是對應的阱區，這裏的正性光致抗腐劑會保留下來。

曝光過的正性光致抗腐劑溶解後，就得到了如圖2.5所示的剖面。

注意：這一步中，最後成為電晶體的所有的作用區是由SiO2，Si3N4和PR2層保護而免受場區注入的。

此外，整個阱區也有PR3的保護。

場區注入是相當高的摻雜水準的高能注入。

2
p-衬底
圖 2.5場區注入時的剖面
場區氧化層的生長
下一步就是長出氧化層SiO2，有兩種辦法。

濕氧法是在適度的高溫下讓水汽流經表面。

水汽擴散進入矽，經過幾個中間反應後，按照反應如下示的公式：
Si＋2H2O →SiO2 + 2 H2(2.1)
幹氧法是在更高的溫度下讓氧氣流經矽層，反應如下：
Si + O2→SiO2(2.2)兩種方法都要求在800℃到1200℃左右的高溫,有時就把所得到的氧化物叫做熱氧化物。

場氧化層生長之前PR2和PR3層是要被去掉的，而氮化矽和二氧化矽的夾層是要留下來的。

反應不會在留有CVD澱積的Si3N4的地方進行，因為相對氧氣和水來說Si3N4都不活波。

氧化發生的地方，由於增加了氧原子，該處體積就會變大。

SiO2約是原來矽體積的2.2倍。

這樣就使得SiO2進行擴張，45％進入原來矽的表面，55％在表面以上。

得到的剖面如圖2.6所示。

注意：此例中，襯底區的場區氧化層下麵有場區注入層，而阱區的場區氧化層下卻沒有。

長出熱的SiO2時，因為H2O在矽中比O2擴散得快，濕氧法反應比較快，而幹氧法得到的SiO2密度較高，品質較好，多孔現象比較少。

當熱長場區氧化層時，有時候是開始用幹氧法，接著變用濕氧法，最後再用幹氧法。

下部分要講的生長SiO2薄層通常使用幹氧法。

柵氧化和閾值電壓調整
在接下來的步驟中，將用熱磷酸除去Si3N4。

如圖2.6，如果在Si3N4層下有SiO2的薄層保護表面，通常用氫氟酸來除去Si3N4。

再用幹氧法來長出一層高品質的薄薄的柵氧化層。

晶片上各處會長出0.005到0.02 m之間厚度的柵氧化層。

p+场区注入
p-衬底
圖2.6場區氧化層長成後的剖面圖
柵氧化層形成之後，施主元素被注入，這樣來保證最終電晶體的閾值電壓的準確性。

注意：這次注入是直接穿過薄薄的柵氧化層的因為它現在覆蓋了整個表面。

值得一提的是實現這一步有很多方法。

簡易步驟中，P溝道和N溝道電晶體的閾值電壓被同時校準。

N溝道電晶體需要注入硼來改變V th,,從原來的－0.1V 左右變到需要的0.7到0.8V。

如果N阱區比預想的稍微摻雜重了，那麼P溝道電晶體的原始閾值電壓就會在－1.6V左右。

結果就是，相同的單獨硼注入會使閾值電壓調整在－0.8到－1V範圍內。

若對P溝道和N溝道電晶體使用單獨閾值電壓調整注入，就可省去兩個光致抗腐劑掩模。

如果對不同的電晶體單獨注入雜質，那麼兩種中的第二種就不得不用正性光致抗腐劑在第一種被注入時保護著。

接著，在第二種被注入時用同樣的掩模的負性光致抗腐劑來保護第一種。

所用的掩模通常就是形成N阱用的掩模，即M1。

因而不需要額外的掩模了，但是需要許多額外的工藝步驟。

使用單獨閾值電壓調整主要問題是N阱的摻雜水準要比最優值高。

較高的摻雜水準對於得到適當的P溝道電晶體的最終閾值電壓非常必要。

這個較高的摻雜水準增大了結電容和阱區電晶體體效應。

雙閾值調整允許最優阱摻雜。

目前，兩種辦法都應用在商業生產上，雙閾值校準注入法有利於縮小晶片的尺寸。

這一階段的剖面圖如2.7所示。

薄栅极SiO2
p+场区注入
p-衬底
圖2.7 薄的柵氧化層長成和閾值電壓校準注入時的剖面圖
多晶矽柵的形成
下一步是多晶矽柵材料的化學澱積。

得到多晶矽的一個辦法是在矽烷氣流中加熱矽片，發生如下反應：SiH4—> Si ＋2H2（ 2.3 ）如果反應是在高溫1000－1250℃，並且矽片的原始表層是單晶的話，沉積的矽也會是單晶矽。

，這是一個在雙極工藝和更現代的CMOS工藝裏生長外延層的辦法。

但是，當澱積多晶矽柵時，原始表面是SiO2，矽片僅加溫到650℃左右。

因此，澱積下來的矽是非晶態的或者是無定形的。

它就是多次提到的多晶矽。

通常，在多晶矽沉澱後，會用砷進行離子注入來增長它的電導率。

多晶矽的標準最終電阻率會在20－30Ω
／□4，厚度會在0.25μm 左右。

―――420Ω／□是指每平方面積的電阻為20Ω。

―――
上述沉澱之後，多晶矽柵材料覆蓋了整個矽片。

接下來該多晶矽用新的掩模M 3和正性光致抗腐劑PR 4成型。

硬化的多矽晶所在地方的掩模是不透明的。

除去非硬化的光致抗腐劑後，用活性等離子蝕刻法將多晶矽除去。

這樣蝕刻去掉了所有的沒有被光致抗腐劑保護的多晶矽，但也除掉了很少一部分下麵的SiO 2。

薄薄柵氧化層就是用來在下步中注入結時保護表面的。

本步的剖面如圖2.8所示。

p-衬底
4
圖2.8 澱積,形成多晶矽柵後的剖面圖 注入結，澱積SiO 2與打開接觸孔
接下來兩個步驟都包括結的離子注入。

在本例中，要形成P ＋ 結，首先要在非P ＋
區塗上一層正性光致抗
腐劑，PR5。

這一步就要用到新的掩模層，M4。

接下來對P ＋區進行離子注入，很可能在一些加工過程中要
穿過薄氧化層。

剖面如圖2.9所示。

多晶硅PR 4PR 4
圖2.9 離子注入P+結後的剖面圖
注意：P 溝道電晶體的P ＋ 結是在一邊由場區氧化層確定，更為重要是，臨接有效柵區是由多晶矽柵的
一邊確定的。

在硼注入期間，柵多晶矽和它上面的光致抗腐劑保護溝道區免被P ＋ 注入。

因此，P ＋ 結對多
晶矽柵是自對準的，產生很小重疊。

（即，第三章定義的一個小L OV ）注意：電晶體的有效溝道區是由定義柵的掩模M 3和定義作用區的掩模M 2（即，確定Si 3N 4所在位置用的掩模） 確定的。

所以說，在任何CMOS 的製作工藝中，有兩個最重要的掩模。

自對準工藝的發展已被證明是在小型高速電晶體製造工藝（包括MOS 工藝和BJT 工藝）中的重要的里程碑。

同時也注意到P ＋結在襯底區已被注入，是個襯底帶。

它用來連接襯底和微電路中的地。

這些襯底帶大量
置於微電路中用來抑制以後將要講的自鎖效應（latch-up ）。

此外，矽片的背面一般連接到地，同樣使用金
共晶焊焊條連接工藝來穿透元件頭部。

接下來用丙酮去掉光致抗腐劑。

用在前一步驟用的掩模M 4，卻用負性抗腐劑PR 6來保護P +作用區。

用砷注入N +結中。

最後的剖面如圖2.10所示。

p-多晶硅栅
PR 6
圖2.10 離子注入N+結後的剖面圖
注入結，洗掉PR 6後，整個矽片都由CVD SiO 2覆蓋了。

可以在適度低溫500℃或更低下沉澱起保護作用的玻璃層了。

澱積的SiO 2可能有0.25－0.5μm 厚。

下一步的工作是穿過澱積的SiO 2打開接觸孔，孔的位置由掩模M 5和正性抗腐劑PR 7決定。

退火，澱積金屬模型以及澱積覆蓋玻璃
澱積CVD SiO 2的第一層後，矽片就進行退火。

正如以前提到，這需要在惰性氣體如氮氣中把晶片加熱到1000℃持續15－30分鐘。

由此產生的熱振動會消除持續在所有注入期間的點陣破壞，也會加寬注入雜質的濃度側面分佈，還可以提高澱積SiO 2的密度。

接著，在各處澱積互連用的金屬。

歷史上鋁，Al 曾被用作於此。

但最近，有了一種替代的金屬，在微電路的電子化操作中，它更不容易擴散到矽中去。

真空狀態中，金屬用蒸汽技術沉積下來。

蒸汽所需的熱量一般由電子束轟擊產生，也可由離子在濺射系統中轟擊產生。

金屬澱積到整個矽片上後，用掩模M6和正性抗腐劑PR8定型，接著被蝕刻。

此時，用低溫退火來代替在金屬和矽中提供較好的共晶焊焊條連接。

為了鋁不至於熔化，此時退火的溫度必須低於550℃。

接下來， CVD SiO2的附加層澱積下來，附加的接觸孔用掩模M7和光致抗腐劑PR9形成，第二層金屬也澱積下來並用掩模M8和光致抗腐劑PR10蝕刻出來。

一般的，第二層金屬主要用來分佈電源電壓。

底層金屬多用在柵區的局部連接中。

在一些現代工藝中，這一步驟連續進行4到5遍來製造額外的金屬層，這樣會產生更緻密的連接。

最後一個金屬層澱積後，澱積最末鈍化層或玻璃層來保護電路。

可能是CVD SIO 2層，但通常用的是再附加澱積一層Si3N4因為它能阻止水汽透過。

微電路製作的最後一步是蝕刻出開至焊點的接觸孔用來連線，這個最後的步驟將用到掩模M 9和光致抗腐劑PR 11。

圖2.11是本例中最後微電路的剖面圖。

p沟道晶体管
p-衬底
圖 2.11有雙金屬層的CMOS微電路的剖面圖
可以替換的工藝步驟
前述例子是個具有代表性的簡單的CMOS工藝。

還有很多的可變化的步驟其中通常
包含了額外的掩模。

以下就是可能的變化：
1.可以製作了兩個阱，一個給P溝道電晶體，一個給N溝道電晶體。

雙筒工藝可以對兩個阱進行最
優化摻雜。

2.可以在第一層上有一個附加的多矽晶層。

這可以用來製作靜態隨機存取記憶體或多對多電容器,這
裏薄的熱氧化層可以分開這兩個層。

3.阱區下的場區氧化層和襯底下的場區氧化層都有可以進行場區離子注入。

4.電晶體的分隔可以這樣實現：先在襯底蝕刻出溝渠，然後填入SiO2。

這樣就能很緊密的組裝電晶
體了。

5.如前面所述，通常可以對N溝道和P溝道的電晶體進行單獨的閾值電壓調整。

6.可以用3，4甚至5層的金屬來互連。

7.在多層金屬工藝中，每次金屬定型後很有必要多加一些額外的步驟來使表面更加光滑和平整。

通
常由一些電抗性的蝕刻步驟完成，這樣的話由於SiO2覆蓋了金屬，蝕刻金屬形成的山要比蝕刻穀更快一點。

8.用作接觸的和用作互連的可以是不同的金屬，這樣可以得到更好的填充物而且對矽表面擴散程度
會更小。

9.在最頂層金屬下，可以作一個薄的鎳絡合金的電阻層。

10.可以用外延層製作電晶體。

此時，襯底是N－型，長出的外延層是P－型的。

在P-外延層生長之前，
襯底的頂層用P+摻雜。

這種矽片類型類似於加工BJT電晶體所用的（但卻是相反的類型），而且準備普遍的用在加工COMS電晶體中。

它的優點是，對自鎖這個破壞性現象有免疫能力（自鎖將在下一章介紹），同時對空間的伽馬輻射有更強的免疫能力。

最後，它大大縮小了同時存在類比和數位電流的微電路中的襯底雜訊（例如，混合型微電路）。

11.最後的變動包含一些附加的步驟使得BJT電晶體可以像CMOS電晶體一樣同在一個微電路中。

這
樣的步驟叫做BiCOMS工藝，在高速微電路（類比和數位）漸漸特別走俏。

2.2 CMOS版圖與設計規則
設計者的任務就是確定工藝中所需的各種掩模的幾何圖形。

確定這些掩模的幾何圖形就叫做設計版圖，是用電腦和CAD程式完成的。

這裏我們簡單介紹一下標準的版圖規則及其理由。

設計版圖時，一般來說設計者不需要製造出所有掩模的幾何圖形，因為一些掩模可以由版圖設計程式自動生成。

例如，製作結的P+和N+掩模就是自動生成的。

同樣，程式也允許設計者在最後插入想要的尺寸資料。

版圖設計程式會自動確定掩模的尺寸,這樣可以解決任何增大掩模尺寸的徑向擴散問題,也可以解決任何減小掩模尺寸的蝕刻損耗問題。

例如，設計者也許畫了一條多晶矽線想讓電晶體有著0.5μm的長度。

程式就會設計出一個掩模，它規定出了0.6μm的多晶矽層。

增考慮到了由徑向擴散和多晶矽時刻損耗造成的結重疊才增加
了掩模尺寸。

現代版圖設計程式中，一些電路單元的版圖是做好並存在庫中的。

整個版圖設計過程中，可以改變這些單元的參數來適應需求尺寸，每層的相應幾何圖形也就自動生成了。

通常，當幾個單元連在一起，程式就會自動放置排列或者連接它們。

設計者只要對自動生成的版圖互動的進行修改。

因此隨著時間的推移，版圖設計越來越自動化了。

但現在，設計者仍然必須直接把握重要單元的版圖設計，特別是當板圖要小或者是電路運行要快的情況下。

例如，若在一個存儲單元裏，空間和電容性負載的連線很重要的話，從未聽說讓電腦來設計它。

因此，數位微電路設計者必須具備關於設計規則的淵博知識，這些規則會指導工藝中用的版圖。

作用区
（a）
L
（b）
圖2.13（a）部分完成的電晶體的簡化示圖，
（b）是相應的作用區，多晶矽和接觸面的掩模。

需要確定的兩個最重要的掩模是關於作用區和柵極多晶矽的。

這兩個掩模的相交處就是MOS電晶體的溝道區。

例如，圖2.13a是MOS電晶體的簡化視圖，圖2.13b是作用區和多晶矽的掩模的相應的版圖。

在圖2.13 b中，多晶矽掩模縱向操作。

多晶矽截斷作用區掩模的長度就是電晶體的寬度，W。

多晶矽線的寬度就是電晶體的長度，L，如圖2.13所示。

佈置電晶體的設計規則通常用λ, λ等於一個半的柵區長度。

這樣使得很多設計規則可以簡單的用λ來表示，從而避免用實際尺寸。

（例如，最小溝道長度的實際長度值可以用2λ來表示）。

當一個接觸必須做成各個結時最小的可能的電晶體的實現如圖2.13b所示。

很多最小尺寸的λ表示也在圖2.13b中。

當用λ表示設計規則時，隱含的假設了每個掩模的最壞情況的絕對校準是低於0.75λ的。

這就保證了兩個掩模的相對未對準量低於0.15λ。

如果微電路中任何兩個區的重疊要引發破壞性的短路，那麼版圖中對應區的2λ的分離就保證了這種情況不會發生。

例如，考慮一下圖2.13 b中多晶矽和接觸的掩模。

如果因為某種原因，微電路中的這兩個區重疊了，比如說連接源極的金屬也和柵極多晶矽短路了，造成了電晶體的一直的關閉狀態，如圖2.14所示。

如果源極連到了地，就會造成柵極和地之間的短路。

為了防止這種類型短路的發生，接觸視窗必須距離多晶矽柵區最少2λ以上。

引起的重大失誤的另外一個誤差可能是柵極沒有整個穿過作用區，如2.14所示。

既然作用區中除過柵極以下的地方都被注入形成結，誤差也許會造成源極和漏極之間的短路。

因此，規定了多晶矽必須延伸到至少2λ作用區以外的地方。