数电课设 01011010脉冲序列发生器和十进制加法计数器汇总
数电课设——六进制同步加法计数器(无效状态为000_101)数电课设
一、六进制同步加法计数器(无效状态为010 100)二、基于74163芯片仿真设计157进制加法计数器一：1.1 课程设计的目的和要求1.1.1 课程设计的目的1 学会使用数字电子实验平台2 熟悉各个芯片和电路的接法3 熟练掌握设计触发器的算法4 懂得基本数字电子电路的功能，会分析，会设计1.1.2 课程设计的要求1 六进制同步加法计数器（无效状态为000 101）。
2 实验用两片74LS112，一片74LS00,一片74LS08芯片完成。
1.1.3 基本原理计数器是用来统计脉冲个数的电路，是组成数字电路和计算机电路的基本时序部件，计数器按进制分可分为：二进制，十进制和N进制。
计数器不仅有加法计数器，也有减法计数器。
一个计数器如果如果既能完成加法计数，又能完成减法计数，则其称为可逆计数器。
同步计数器：当输入计数脉冲到来时，要更新状态的触发器都是同时翻转的计数器，叫做同步计数器。
1.2 设计过程 1.2.1 状态图000 001 011 101 110 111图1.2.1 状态图1.2.2 卡诺图00 01 11 10000 010 100 xxx xxx 101 001 111输出卡诺图00 01 11 10 1 0 0 x x 10 1Q 2n次态卡诺图00 01 11 10 11 0 x x 011Q n次态卡诺图00 01 11 10 0 1 1 x x 01Q n次态卡诺图0 Q 1nQ 0nQ 2n Q 1nQ 0n Q 2n1Q 1nQ 0n Q 2n0 1Q 1nQ 0n Q 2n 0111.2.3 驱动方程和状态方程：状态方程：Q2n+1= Q2n Q1n Q0n+ Q2n Q0nQ1n+1= Q1n+ Q0n Q1nQ0n+1=Q1n Q0n+ Q2n Q1n Q0n驱动方程：J2=Q1n Q0n K2=Q0nJ1= 1 K1=Q0nJ0=Q1n K0= Q2n Q1n1.3设计电路图设计电路实验结果可通过数字显示器的数字变化检验，较直观易懂，容易验证电路是否正确。
数电课设 01011010脉冲序列发生器和十进制加法计数器汇总
目录绪论 (4)一.计数器 (4)二.串行序列信号的检测 (5)课题一 (6)1 脉冲序列发生器（脉冲为01011010） (6)1.1 课程设计的目的： (6)1.2 设计过程： (6)课题二 (10)2 十进制加法计数器 (10)2.1 课程设计的目的： (10)2.2 设计过程 (10)总结 (15)参考文献 (15)绪论一.计数器计数器是用来累计时钟脉冲（CP脉冲）个数的时序逻辑部件。
它是数字系统中用途最广泛的基本部件之一，几乎在各种数字系统中都有计数器。
它不仅可以计数，还可以对CP脉冲分频，以及构成时间分配器或时序发生器，对数字系统进行定时、程序控制操作。
此外，还能用它执行数字运算。
1、计数器的特点：在数字电路中，把记忆输入CP脉冲个数的操作叫做计数，能实现计数状态的电子电路称为计数器。
特点为:（1）该电路一般为Moore型电路，输入端只有CP信号。
（2）从电路组成看，其主要组成单元是时钟触发器。
2、计数器分类1) 按CP脉冲输入方式，计数器分为同步计数器和异步计数器两种。
同步计数器：计数脉冲引到所有触发器的时钟脉冲输入端，使应翻转的触发器在外接的CP脉冲作用下同时翻转。
异步计数器: 计数脉冲并不引到所有触发器的时钟脉冲输入端，有的触发器的时钟脉冲输入端是其它触发器的输出，因此，触发器不是同时动作。
2) 按计数增减趋势，计数器分为加法计数器、减法计数器和可逆计数器三种。
加法计数器：计数器在CP脉冲作用下进行累加计数（每来一个CP脉冲，计数器加1）。
3) 按数制分为二进制计数器和非二进制计数器两类。
二进制计数器：按二进制规律计数。
最常用的有四位二进制计数器，计数范围从0000到1111。
异步加法的缺点是运算速度慢，但是其电路比较简单，因此对运算速度要求不高的设备中，仍不失为一种可取的全加器。
同步加法优点是速度快，虽然只比异步加法快千分之一甚至几千分之一秒，但对于计数器来讲，却是十分重要的。
10进制计数器课程设计
10进制计数器课程设计一、课程目标知识目标：1. 学生能理解10进制计数器的基本概念，掌握10进制数的组成和计数规律。
2. 学生能运用10进制计数器进行数值的加减运算，并正确表达计算过程和结果。
3. 学生了解10进制计数器在日常生活和科学技术中的应用。
技能目标：1. 学生能够独立操作10进制计数器，进行简单的数值计算。
2. 学生通过实际操作，培养观察、分析、解决问题的能力。
3. 学生通过小组合作，提高沟通、协作和团队意识。
情感态度价值观目标：1. 学生对10进制计数器产生兴趣，激发学习数学的积极性。
2. 学生在探索过程中，培养耐心、细致、勇于尝试的精神。
3. 学生认识到数学知识在实际生活中的重要性，增强学以致用的意识。
课程性质：本课程属于数学学科，旨在帮助学生掌握10进制计数器的运用，提高数学运算能力和实际应用能力。
学生特点：四年级学生具有一定的数学基础，好奇心强，喜欢动手操作，但注意力集中时间较短。
教学要求：注重理论与实践相结合，以学生为主体，激发学生兴趣，培养动手操作能力和团队协作精神。
通过分解课程目标为具体的学习成果，使学生在愉快的氛围中掌握知识，提高能力。
二、教学内容1. 引入10进制计数器概念，介绍其在数学运算中的应用。
- 教材章节：第三章《数的认识》- 内容：10进制计数器的定义、计数规律、数位顺序表。
2. 学习10进制计数器的操作方法，进行数值的加减运算。
- 教材章节：第四章《简单的数学计算》- 内容：10进制计数器操作方法、数值加减运算、进位与退位。
3. 实践与应用，运用10进制计数器解决实际问题。
- 教材章节：第五章《生活中的数学》- 内容：运用10进制计数器进行购物找零、时间计算等实际问题的解决。
4. 小组合作，探讨10进制计数器在科学技术领域的应用。
- 教材章节：第六章《数学与科技》- 内容：10进制计数器在计算机、电子设备等领域的应用案例。
教学进度安排：第一课时：引入10进制计数器概念，学习计数规律和数位顺序表。
数电课程设计论文四位二进制加计数器(缺0100,0101,0110,1000,1001)
成绩评定表课程设计任务书摘要本文描述了四位二进制同步加法计数器的功能，并且缺省了状态0100，0101，0110，1000，1001。
计数器初始状态从0000开始，每来一个CP脉冲计数器就加1，当增加到0011时，直接跳到状态0111；再来一个CP脉冲，计数器直接跳到状态1010；当计数器加到1111时，给高位进位的同时计数器归零。
本课程设计分别通过QuartusⅡ和multisim软件设计实现此计时器。
在QuartusⅡ软件中先用VHDL语言描述此计数器，编译完成后，进行波形仿真，最后下载到试验箱中。
在multisim软件中首先设计实现此计数器功能的电路图，然后运行仿真电路图，通过LED灯亮灭的顺序和逻辑分析仪的波形变化情况验证电路图的正确性。
关键词：四位二进制加计数器；QuartusⅡ软件；multisim软件；目录1课程设计目的 (1)2课程设计实现框图 (1)3实现过程 (1)3.1QuartusⅡ实现过程（VHDL） (1)3.1.1建立工程 (2)3.1.2VHDL源程序 (5)3.1.3编译和仿真过程 (6)3.1.4引脚锁定与下载 (9)3.1.5仿真结果分析 (10)3.2Multisim实现过程（电路设计） (11)3.2.1设计原理 (11)3.2.2基于Multisim的设计电路图 (15)3.2.3逻辑分析仪显示的波形 (16)3.2.4仿真结果分析 (16)4设计体会 (17)5参考文献 (18)1课程设计目的1、了解数字系统设计方法。
2、熟悉VHDL语言及其仿真环境、下载方法。
3、熟悉Multisim环境。
4.设计实现四位二进制加计数器（缺0100,0101,0110,1000,1001）。
2课程设计实现框图图1所示是四位二进制同步加法计数器的结构示意框图。
CP是输入计数脉冲，所谓计数，就是计CP脉冲个数，每来一个CP脉冲，计数器就加一个1，随着输入计数脉冲个数的增加，计数器中的数值也增大，当计数器计满时再来CP脉冲，计数器归零的同时给高位进位，即要送给高位进位信号，图中的输出信号C就是要送给高位的进位信号。
十进制加减法数字电路课程设计报告
设计名称：设计一个一位十进制加减法器 设计内容：1、0-9十个字符和“+”“-”分别对应一个按键，用于数据输入。
2、用一个开关控制加减法器的开关状态。
3、要求在数码显示管上显示结果。
设计目的与要求：1、学习数字逻辑等电路设计方法，熟知加减法器、编码器、译码显示的工作原理及特点；2、培养勤奋认真、分析故障和解决问题的能力。
设计环境或器材、原理与说明：环境：利用多功能虚拟软件Multism8进行电路的制作、调试，并生成文件。
器材：74LS283或者4008， 4个异或门（一片74LS86）（减法）；74LS08，3输入或门（加法）设计原理:图1分析：如图1所示，第一步置入两个四位二进制数（要求置入的数小于1010），如（1001）2和（0111）2，同时在两个七段译码显示器上显示出对应的十进制数9和7；第二步通过开关选择运算方式加或者减；第三步，若选择加运算方式，所置数送入加法运算电路进行运算，同理若选择减运算方式，则所置数送入减法运算电路运算；第四步，前面所得结果通过另外两个七段译码器显示。
设计过程（步骤）或程序代码： 实验电路：1:减法电路的实现：（1）：原理：如图1所示（如下），该电路功能为计算A-B 。
若n 位二进制原码为N 原，则与它相对应的补码为N 补=2n -N 原，补码与反码的关系式为N 补=N 反+1，A-B=A+B补-2n=A+B反+1-2n(2)：因为B○+1= B非，B○+0=B，所以通过异或门74LS86对输入的数B求其反码，并将进位输入端接逻辑1以实现加1，由此求得B的补码。
加法器相加的结果为：A+B反+1，(3)：由于2n=24=(10000)2,相加结果与相2n减只能由加法器进位输出信号完成。
当进位输出信号为1时，它与2n的差为0；当进位输出信号为0时，它与2n差值为1，同时还要发出借位信号。
因为设计要求被减数大于或等于减数，所以所得的差值就是A-B差的原码，借位信号为0。
数字电子技术课程设计(1.六进制同步加法计数器(无效态：010,111)3.用集成芯片设计26进制加法器并显示)
成绩评定表课程设计任务书目录1 课程设计的目的与作用 (1)2 设计任务 (1)2.1同步计数器 (1)2.2串行序列信号发生器 (1)2.3设计集成芯片计数器 (2)3设计原理 (2)3.1同步计数器 (2)3.2串行序列信号发生器 (3)3.3集成芯片计数器 (3)4实验步骤 (3)4.1同步计数器的设计 (3)4.2串行序列发生器 (7)4.3用集成芯片设计计数器 (11)5设计总结 (13)6参考文献 (13)1 课程设计的目的与作用（1）了解同步计数器及序列信号发生器工作原理，会用分立的或集成的芯片设计并调试相应的电路。
（2）掌握计数器电路的分析，设计及应用，可以用相应的实物芯片及实验箱设计出简单地计数器。
（3）掌握序列信号发生器的分析，设计方法及应用。
（4）掌握用集成芯片设计N位计数器的方法。
（5）锻炼同学们的动手能力，通过理论与实际的联系增强同学们对理论知识的理解。
2 设计任务2.1同步计数器（1）设计一个六进制同步加法计数器（无效态：010，111）。
（2）在实验中选用合适的触发器，组合电路可以选用与非门或与非门。
（3）根据同步计数器原理设计相应的加法计数器电路图。
（4）根据设计好的电路图用Multisim进行仿真，并且调试电路发现电路中的错误并加以改正。
（5）检查无误后用数字电子技术实验箱及相应的元件及导线连接实物电路，并测试电路功能。
2.2串行序列信号发生器（1）设计一个序列信号发生器，其中序列为（010100）。
（2）实验中选择合适的芯片，可以选用与非门和与门。
（3）根据串行序列发生器原理设计串行序列发生器原理图。
（4）根据电路原理图使用Multisim进行仿真。
（5）检测电路功能，确保电路可以正常工作。
2.3设计集成芯片计数器（1）用集成芯片设计一个26进制加法器并显示。
（2）根据要求选用适当的芯片。
（3）在选好的芯片的基础上设计电路。
（4）在Multisim软件环境下进行仿真，调试电路确保电路连接正确。
同步七进制加法计数器——数字电子技术,
成绩评定表课程设计任务书目录1.课程设计的目的 (2)2.计数器设计的总体框图 (2)3.计数器设计过程 (2)4.序列脉冲设计的总体框图 (5)5.脉冲序列设计过程 (5)6.设计的仿真电路图 (10)7.设计的芯片原理图 (11)8.实验仪器 (12)9.总结与体会 (12)10.参考文献 (13)1课程设计的目的1.加深对教材的理解和思考，并通过实验设计、验证正是理论的正确性。
2.学习自行设计一定难度并有用途的计数器、加法器、寄存器等。
3.检测自己的数字电子技术掌握能力。
2．计数器设计的总体框图下图为同步七进制加法计数器示意框图图 13．计数器设计过程七进制同步加法计数器，无效态为：111①根据题意可画出该计数器状态图：000 001 010 011 110 101 100 图 2②选择触发器，求时钟方程，画出卡诺图。
a.触发器：JK 边沿触发器三个b.时钟方程：由于是同步计数器，故CP 0=CP 1=CP 2= CPc.卡诺图如下：七进制同步加法计数器次态卡诺图：Q图 3次态Qn 12+的卡诺图nn 图 4次态Q n 11+的卡诺图n n图 5次态Qn 10+的卡诺图Q图 6③根据卡诺图写出状态方程：状态方程： Qn+1 2= Q n 2Q n 1+Q n2Q n 1Q n 0Q n+11 = Q n 1Q n0+ Q n2Q n1Q nQn+1= Q n 1Q n 0+ Q n 2Qn 0④求驱动方程：JK 触发器特性方程为：1n n n QJQ KQ +=+由此可以得出驱动方程：J 2=Q n 1Q n 0K 2=Qn 1 J 1=Q n 0 K 1= Q n2Q nJ 0=Qn 1Q n 2K 0=1⑤检查电路能否自启动：将无效态（111）代入状态方程、输出方程进行计算，111 000,结果为有效态，故能自启动,其状态图为： 000 001 010 011111 110 101 100 图7⑥下图为七进制加法计数器（无效态：111）的时序图CP Q 2 Q 1Q 0 图84.序列脉冲的总体设计框图CP C图95. 序列脉冲的设计过程①根据题意可以列出如图10的状态图：/1 /0 /1 /0 0000 0001 00100011 0100/0 /1 1001 1000 0111 0110 0101 /1 /0 /1 /0图 10②选择触发器，求时钟方程，输出方程和状态方程。
十进制计数器码十进制加法计数器的状态表
举例
将二进制数1010转换为十进制数，可以表示为1×2^3 + 0×2^2 + 1×2^1 + 0×2^0 = 8 + 0 + 2 + 0 = 10。
十进制计数器的原理
法运算。
它具有十个不同的状态，可 以表示从0到9的十个不同的
十进制数。
在每个时钟周期内，计数器的 状态会根据输入的二进制数进 行更新，从而实现二进制数的
加法运算。
02
十进制计数器码
二进制到十进制的转换
总结词
二进制到十进制的转换是将二进制数转换为十进制数的过程，可以通过逐位乘以权值并求 和得到。
详细描述
故障排除效率。
05
总结
计数器的发展历程
手动计数器
早期计数器采用机械或手动方式，主 要用于简单的计数和计测。
电子ห้องสมุดไป่ตู้数器
随着电子技术的发展，电子计数器开 始出现，具有更高的精度和可靠性。
集成电路计数器
随着集成电路的普及，计数器被集成 到芯片中，实现了更小体积、更低功 耗和更高性能。
智能计数器
现代智能计数器结合了传感器、微处 理器和通信技术，具有自动识别、数 据处理和远程控制等功能。
计数速度 十进制加法计数器的计数速度较 快，适用于需要高速计数的应用 场景，而十进制计数器码的计数 速度较慢。
未来计数器的发展趋势
集成化
智能化
未来计数器将进一步向集成化发展，实现 更小体积、更低功耗和更高性能。
结合传感器、微处理器和通信技术，实现 自动识别、数据处理和远程控制等功能。
十进制加法计数器
十进制加法器设计1课程设计的任务与要求 课程设计的任务1、综合应用数字电路知识设计一个十进制加法器。
了解各种元器件的原理及其应用。
2、了解十进制加法器的工作原理。
3、掌握multisim 软件的操作并对设计进行仿真。
4、锻炼自己的动手能力和实际解决问题的能力。
5、通过本设计熟悉中规模集成电路进行时序电路和组合电路设计的方法，掌握十进制加法器的设计方法。
课程设计的要求1、设计一个十进制并运行加法运算的电路。
2、0-9十个字符用于数据输入。
3、要求在数码显示管上显示结果。
2十进制加法器设计方案制定 加法电路设计原理图1加法运算原理框图如图1所示第一步置入两个四位二进制数。
例如（1001）2,（0011）2和（0101）2，（1000），同时在两个七段译码显示器上显示出对应的十进制数9，3和5，8。
2第二步将置入的数运用加法电路进行加法运算。
第三步前面所得结果通过另外两个七段译码器显示。
即：加法运算方式，则（1000）2+（0110）2=（1110）2 十进制8+6=14 并在七段译码显示出14。
运算方案通过开关S1——S8接不同的高低电平来控制输入端所置的两个一位十进制数，译码显示器U8和U9分别显示所置入的两个数。
数A直接置入四位超前进位加法器74LS283的A4——A1端，74LS283的B4——B1端接四个2输入异或门。
四个2输入异或门的一输入端同时接到开关S1上，另一输入端分别接开关S5——S8，通过开关S5——S8控制数B的输入,通过加法器74LS283完成两个数A和B的相加。
由于译码显示器只能显示0——9，所以当A+B>9时不能显示，我们在此用另一片芯片74LS283完成二进制码与8421BCD码的转换，即S>9（1001）2时加上3（0011）2，产生的进位信号送入译码器U10来显示结果的十位，U11显示结果的个位。
3十进制加法器电路设计加法电路的实现用两片4位全加器74LS283和门电路设计一位8421BCD码加法器。
数字电路课程设计—六进制同步加法计数器和序列信号发生器
目录1课程设计目的及要求 (1)1.1 课程设计的目的 (1)1.2课程设计的要求 (1)23位二进制同步加法计数器（无效状态为010，101） (1)2.1基本原理 (1)2.2设计过程 (1)2.2.1状态图 (1)2.2.2卡诺图 (2)2.2.3特性方程，驱动方程 (4)2.3检查能否自启动 (4)3序列信号发生器（010001） (5)3.1基本原理 (5)3.2设计过程 (5)3.2.1特性表 (5)3.2.2输出方程 (5)3.2.2卡诺图 (5)3.24输出方程 (5)3.3设计电路图........................................................... (6)4设计总结和体会 (7)5参考文献.............................................................. (8)1课程设计目的及要求1.1课程设计的目的1.学会使用数字电子实验平台2.熟悉各个芯片和电路的接法3.熟练掌握设计触发器的算法4.懂得基本数字电子电路的功能，会分析，会设计1.2 课程设计的要求1.设计六进制同步加法计数器（无效状态为010 101）2.设计一个序列信号发生器（期序列为010001）2设计六进制同步加法计数器(无效状态为010 101)2.1 基本原理计数器是用来统计脉冲个数的电路，是组成数字电路和计算机电路的基本时序部件，计数器按进制分可分为：二进制，十进制和N进制。
计数器不仅有加法计数器，也有减法计数器。
一个计数器如果既能完成加法计数，又能完成减法计数，则其称为可逆计数器。
同步计数器：当输入计数脉冲到来时，要更新状态的触发器都是同时翻转的计数器，叫做同步计数器。
设计同步计数器按照下面的思路进行分析！000 001 100 1102.2.2 卡诺图00 01 11 10001 011 100 xxx 110xxx000111图 2.100 01 11 100 0 1 x 1x1图 2.200 01 11 100 1 0 x 1x1图 2.30 1Q 1nQ 0n Q 2nQ 1nQ 0n Q 2n 0 1Q 1n+1的卡诺图 Q 1nQ 0n Q 2n0 100 01 11 101 1 0 x 0x1图 2.42.2.3 驱动方程 状态方程 状态方程:⎪⎩⎪⎨⎧+=+=+=+++nn n n n nn n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 101210200111201212 驱动方程： nQJ 12=n Q K 02=n n Q Q J 201= nn Q Q K 201=nn Q Q J 210=n n Q Q K 210=2.3检查电路能否自启动:Q 1nQ 0n Q 2n0 13 序列信号发生器（序列010001）3.1 基本原理序列信号发生器是能够依据时钟信号输出规定序列代码的一种时序电路。
数电课设六进制加法计数器串行序列发生器555多谐振荡器产生脉冲的30进制加法计数器
目录1.课程设计的目的与作用 (1)2.设计任务 (1)3.设计及仿真分析过程 (1)3.1六进制加法计数器（无效态010,101） (1)3.1.1设计过程 (1)3.1.2仿真分析 (3)3.2串行序列发生器（检测序列011000） (5)3.2.1设计过程 (5)3.2.2仿真分析 (6)3.3 555多谐振荡器产生脉冲的30进制加法计数器 (9)3.3.1逻辑电路的设计要求 (9)3.3.2逻辑电路的设计过程 (9)3.3.3仿真分析 (9)4实验仪器 (10)5设计总结和体会 (10)6参考文献 (10)1.课程设计的目的与作用1.加深对教材的理解和思考，并通过实验设计、验证证实理论的正确性。
2.学习自行设计一定难度并有用途的计数器、加法器、寄存器等。
3.检测自己的数字电子技术掌握能力。
2.设计任务1.设计分析六进制加法计数器（无效态010,101）2.设计分析序列发生器（故检序列011000）3.设计及仿真分析过程3.1六进制加法计数器（无效态010,101）000 001 011 100 110 111排列：012Q Q Q图1.状态图3.1.1设计过程1.选择触发器由于JK 触发器功能齐全，使用灵活，这里选用3个CP 下降沿触发的边沿JK 触发器 2.求时钟方程采用同步， CP0=CP1=CP2=CP 3.求状态方程由图1所示的状态图可直接画出如图2 所示电路次态的卡诺图。
再分解开便可以得到图3 所示的各触发器的卡诺图。
图2.次态101112+++n n n Q Q Q 的卡诺图（a ）12+n Q 的卡诺图 (b)11+n Q 的卡诺图 (c)1+n Q 的卡诺图图3.各触发器次态的卡诺图显然，由图3所示各卡诺图便可很容易得到状态方程：⎪⎩⎪⎨⎧+=+=+=+++n n n n n n n n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 101210200111201212 （式2）4.求驱动方程JK 触发器的特征方程为：n n n Q K Q J Q +=+1 （式3）变换状态方程（式2），使之与特征方程（式3）的形式一致，比较后得出驱动方程nQ J 12= n Q K 02=nnQ Q J 201= nnQ Q K 201=nnQ Q J 210= nnQ Q K 210= (式4)Q 1，Q 0Q 200011110001 011 100 ×××1110 ××× 000 111Q 1Q 0 Q 200 01 11 100 1 1 0 × 1×1Q 1Q 0 Q 200 01 11 10 0 0 1 0 × 11× 01Q 1Q 0 Q 2 00 01 11 10 0 0 0 1 × 11× 0 15.检查电路能否自启动将无效态010,101代入状态方程（式2）进行计算，结果如下： 010 101无效态自成循环，故此时序电路不能自启动。
数电课程设计(十三进制同步减法计数器和串行序列信号检测器)资料
1 十三进制同步减法计数（无效状态为0001、0010、0011）的设计1.1 课程设计的目的：1、了解同步计数器的工作原理和逻辑功能。
2、掌握计数器电路的分析、设计方法及应用。
3、熟悉设计过程和边沿JK 触发器原理。
1.2 设计总框图：1.3设计过程：1.3.1、状态图：/0 /0 /0 /0 /0 /0 1110 1101 1100 1011 1010 1001/0000 0100 0101 0110 0111 1000/1 /0 /0 /0 /0 /01.3.2、选择触发器、求时钟方程、输出方程和状态方程（1）选择触发器由于JK 触发器功能齐全、使用灵活，故选用4个下降沿出发的边沿JK 触发器。
（2）求时钟方程 CP 0=CP 1=CP 2=CP 3=CP (3)求输出方程输出方程的卡诺图为：00011110输出方程: Y =Q n3Q n2（4）状态方程：次态卡诺图：00011110所以：Q3n+1 的卡诺图为：000111101 ×××0 0 0 00 0 0 00 0 0 01111 ××××××××××××0000 0001 0110 01011011 1100 1110 11010111 1000 1010 10011 ×××0 0 0 01 1 1 10 1 1 1Q2n+1的卡诺图为：00011110Q1n+1的卡诺图为：00011110Q0n+1 的卡诺图为：00011110状态方程：Q3n+1=Q n3Q n2 + Q n3Q n0 + Q n3Q n1+ Q——n3Q_——n2=Q——n3Q_——n2 + (Q n0+Q n1+Q n2)Q n3 Q2n+1=Q——n2Q——n1Q——n0+ (Q n0+Q n1)Q n3Q1n+1=Q——n1Q——n0Q n3 + Q n1Q n0 + Q——n1Q——n3Q_——n2Q0n+1 =Q——n0（Q n3+Q n1+Q——n2）1×××0 1 1 10 1 1 11 0 0 01×××0 0 1 01 0 1 01 0 1 01×××0 0 0 11 0 0 11 0 0 1驱动方程为：J3=Q_——n2 K3=Q_——2Q——0Q——1J2=Q——n1Q——n0 K2=Q——n1Q——n0J1==Q——n0Q n2 Q n2Q——n3Q——n0Q n3 K1=Q——n0J0=Q n1Q n2Q n3K0=1(6) 检验能否自启动（无效状态0001，0010，0011）0011 0010 10010001 1010所以能自启动1.4逻辑接线图：1.5 电路接线图1.6实验仪器74LS112芯片2块，74LS08芯片1块74LS00芯片2块开关导线若干1.7实验结论（分析实验中出现的故障及产生的原因）实验正常，个芯片运行正常。
数电课设——六进制同步加法计数器(无效状态为000 101)数电课设
1 六进制同步加法计数器(无效状态为000 101)1.1 课程设计的目的和要求1.1.1 课程设计的目的1学会使用数字电子实验平台2 熟悉各个芯片和电路的接法3 熟练掌握设计触发器的算法4 懂得基本数字电子电路的功能，会分析，会设计1.1.2 课程设计的要求1六进制同步加法计数器（无效状态为000 101）2 串行序列信号检测器（0101）3 实验用两片74LS112，一片74LS00,一片74LS08芯片完成1.1.3 基本原理计数器是用来统计脉冲个数的电路，是组成数字电路和计算机电路的基本时序部件，计数器按进制分可分为：二进制，十进制和N进制。
计数器不仅有加法计数器，也有减法计数器。
一个计数器如果如果既能完成加法计数，又能完成减法计数，则其称为可逆计数器。
同步计数器：当输入计数脉冲到来时，要更新状态的触发器都是同时翻转的计数器，叫做同步计数器。
1.2 设计过程1.2.1 状态图010 011 100 110图1.2.1 状态图排列:选用三个CP下降沿触发的边沿JK触发器74LS112两个1.2.2 卡诺图2图1.2.5 Q 0次态卡诺图Q 1n+1的卡诺图1.2.3 驱动方程状态方程状态方程:Q2n+1= Q2n Q1n Q0n+ Q2n Q0nQ1n+1= Q1n+ Q0n Q1nQ0n+1=Q1n Q0n+ Q2n Q1n Q0n驱动方程：J2=Q1n Q0n K2=Q0nJ1= 1 K1=Q0nJ0=Q1n K0= Q2n Q1n1.3设计电路图图1.3.1 设计电路实验结果可通过数字显示器的数字变化检验，较直观易懂，容易验证电路是否正确。
1.4 最后结果图1.4.1 001图1.4.5 010图1.4.6 011图1.4.7 100图1.4.8 1102 串行序列信号检测器的设计（检测序列0101）2.1 课程设计的目的1 了解串行序列信号检测器的工作原理和逻辑功能。
2 掌握串行序列信号检测器电路的分析，设计方法及应用。
汇编语言课程设计-十进制加减法
目录课程设计任务书 (2)1 问题描述 (3)2 前期分析 (3)3 课程设计 (3)3.1 总体设计 (3)3.2 模块设计 (4)3.2.1 求和模块 (4)3.2.2 输入十进制数模块 (5)3.2.3 存储器清零模块 (6)3.2.4 减法模块 (7)4 程序源代码 (7)5 调试与分析 (13)6 测试结果 (13)7 经验与体会 (15)评分表 (16)课程设计任务书学生姓名：毛习均专业班级：计算机1004班指导教师：许毅工作单位：计算机科学与技术学院题目: 十进制加减计算器初始条件：理论：完成了《汇编语言程序设计》课程，对微机系统结构和80系列指令系统有了较深入的理解，已掌握了汇编语言程序设计的基本方法和技巧。
实践：完成了《汇编语言程序设计》的4个实验，熟悉了汇编语言程序的设计环境并掌握了汇编语言程序的调试方法。
要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）进一步理解和掌握较复杂程序的设计方法，掌握子程序结构的设计和友好用户界面的设计。
具体的设计任务及要求：1）编写程序实现十进制数的加减法；2）将计算结果在屏幕上显示；3）程序采用子程序结构，结构清晰；4）友好清晰的用户界面，能识别输入错误并控制错误的修改。
在完成设计任务后，按要求撰写课程设计说明书；对课程设计说明书的具体要求请见课程设计指导书。
阅读资料：1）《IBM—PC汇编语言程序设计实验教程》实验2.42）《IBM—PC汇编语言程序设计（第2版）》例6.11时间安排：设计安排一周：周1、周2：完成系统分析及设计。
周3、周4：完成程序调试，和验收。
周5：撰写课程设计报告。
指导教师签名：年月日系主任（或责任教师）签名：年月十进制加减法计算器1问题描述用汇编语言编写一个十进制加减法计算器，此程序要求将结果显示在屏幕上，并且友好清晰的用户界面，能识别输入错误并且控制修改。
在此程序中采用子结构程序使结构清晰。
设计一个产生110001001110序列码的计数器型序列码发生器。
第一章系统概述1.1实验目的及要求1.11 实验目的1.了解并学习EWB软件的使用。
2.了解序列信号发生器的组成及工作原理。
3.熟悉中规模集成电路的运用。
4.掌握序列信号发生器的设计和实验。
5.了解简单数字系统实验调试及故障排除的方法。
1.12 实验要求1.根据设计任务要求，综合运用数字电子技术课程中所学到的理论知识和实践技能独立完成设计课题。
2.根据课题参考书籍，通过独立思考，深入研究课程设计中遇到的问题，培养自己分析，解决问题的能力。
3.进一步熟悉常用电子器件的类型和特性，掌握合理选用的原则。
4.学会电子电路的连线安装和调试技能。
1.2实验设计任务1.21设计任务内容设计一个产生110001001110序列码的计数器型序列码发生器。
第二章 EWB软件的简介2.1 EWB软件的概述随着电子技术和计算机技术的发展，电子产品已与计算机紧密相连，电子产品的智能化日益完善，电路的集成度越来越高，而产品的更新周期却越来越短。
电子工作平台Electronics Workbench (EWB)(现称为MultiSim) 软件是加拿大Interactive Image Technologies公司于八十年代末、九十年代初推出的电子电路仿真的虚拟电子工作台软件，它具有这样一些特点：（1）软件仪器的控制面板外形和操作方式都与实物相似，可以实时显示测量结果。
（2）EWB软件带有丰富的电路元件库，提供多种电路分析方法。
（3）作为设计工具，它可以同其它流行的电路分析、设计和制板软件交换数据。
（4）EWB还是一个优秀的电子技术训练工具，利用它提供的虚拟仪器可以用比实验室中更灵活的方式进行电路实验，仿真电路的实际运行情况，熟悉常用电子仪器测量方法。
2.2 EWB软件的操作界面1.EWB的主窗口2.元件库栏3.信号源库4.基本器件库5.指示器件库第三章 序列信号发生器的原理及设计3.1序列信号发生器原理序列信号是指在同步脉冲作用下循环地产生一串周期性的二进制信号. 序列信号发生器是能够循环产生一组或多组序列信号的时序电路，它可以用以为寄存器或计数器构成。
十进制计数与显示电路的设计与仿真
摘要:计数器的功能是记忆脉冲的个数,它是数字系统中应用最广泛的基本时序逻辑构件。
计数器在微型计算机系统中的主要作用就是为CPU和I/O设备提供实时时钟，以实现定时中断、定时检测、定时扫描、定时显示等定时控制，或者对外部事件进行计数。
一般的微机系统和微机应用系统中均配置了定时器/计数器电路，它既可当作计数器作用，又可当作定时器使用，其基本的工作原理就是"减1"计数。
计数器：CLK输入脉冲是一个非周期事件计数脉冲，当计算单元为零时，OUT输出一个脉冲信号，以示计数完毕。
以下是关于十进制计数器的几种设计方法。
1.计数器计数器是数字系统中用的较多的基本逻辑器件。
它不仅能记录输入时钟脉冲的个数，还可以实现分频,定时，产生节拍脉冲和脉冲序列等。
例如，计算机中的时序发生器，分频器，指令计数器等都要使用计数器。
计数器的种类很多。
按时序脉冲输入方式的不同，可分为同步计数器和异步计数器；按进位体制不同可以分为二进制计数器和非二进制计数器；按计数器的数字增减趋势的不同，可分为加法计数器，减法计数器和可逆计数器。
同步计数器是指计数器内所有的触发器共同使用同一个输入的时钟脉冲信号，在同一个时刻翻转，有计数速度快的特点。
异步计数器是指计数器内各触发器的输入时钟信号的来源不同，各电路的翻转时刻也不一样，因此计数速度较慢在非二进制计数器中，最常用的是十进制计数器，其他进制计数器习惯上称为任意进制计数器。
非二进制计数器也有异步和同步，加减和可逆计数器的各种类型。
2.集成计数器集成计数器在一些简单小型数字系统中仍被广泛有用，因为他们具有体积小，功耗低，功能灵活等优点。
集成计数器的类型很多，表1列举了若干集成计数器产品。
表1 几种集成计数器CP脉冲引入方式型号计数模式清零方式预置数方式同步741614位二进制加法异步(低电平)同步74HC1614位二进制加法异步(低电平)同步74HCT1614位二进制加法异步(低电平)同步74LS191单时钟4位二进制可逆无异步74LS193双时钟4位二进制可逆异步(高电平)异步74160 十进制加法异步(低电平)同步74LS190单时钟十进制可逆无异步异步74LS293双时钟4位二进制加法异步无74LS290二-五-十进制加法异步异步3常用计数器74161的功能74161是4位二进制同步加计数器。
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目录绪论 (4)一.计数器 (4)二.串行序列信号的检测 (5)课题一 (6)1 脉冲序列发生器（脉冲为01011010） (6)1.1 课程设计的目的： (6)1.2 设计过程： (6)课题二 (10)2 十进制加法计数器 (10)2.1 课程设计的目的： (10)2.2 设计过程 (10)总结 (15)参考文献 (15)绪论一.计数器计数器是用来累计时钟脉冲（CP脉冲）个数的时序逻辑部件。
它是数字系统中用途最广泛的基本部件之一，几乎在各种数字系统中都有计数器。
它不仅可以计数，还可以对CP脉冲分频，以及构成时间分配器或时序发生器，对数字系统进行定时、程序控制操作。
此外，还能用它执行数字运算。
1、计数器的特点：在数字电路中，把记忆输入CP脉冲个数的操作叫做计数，能实现计数状态的电子电路称为计数器。
特点为:（1）该电路一般为Moore型电路，输入端只有CP信号。
（2）从电路组成看，其主要组成单元是时钟触发器。
2、计数器分类1) 按CP脉冲输入方式，计数器分为同步计数器和异步计数器两种。
同步计数器：计数脉冲引到所有触发器的时钟脉冲输入端，使应翻转的触发器在外接的CP脉冲作用下同时翻转。
异步计数器: 计数脉冲并不引到所有触发器的时钟脉冲输入端，有的触发器的时钟脉冲输入端是其它触发器的输出，因此，触发器不是同时动作。
2) 按计数增减趋势，计数器分为加法计数器、减法计数器和可逆计数器三种。
加法计数器：计数器在CP脉冲作用下进行累加计数（每来一个CP脉冲，计数器加1）。
3) 按数制分为二进制计数器和非二进制计数器两类。
二进制计数器：按二进制规律计数。
最常用的有四位二进制计数器，计数范围从0000到1111。
异步加法的缺点是运算速度慢，但是其电路比较简单，因此对运算速度要求不高的设备中，仍不失为一种可取的全加器。
同步加法优点是速度快，虽然只比异步加法快千分之一甚至几千分之一秒，但对于计数器来讲，却是十分重要的。
所以，在这个高科技现代社会中，同步二进制计数器应用十分广泛。
二.串行序列信号的检测序列信号是指在同步脉冲作用下循环地产生一串周期性的二进制信号. 序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的相同，则输出1，否则输出 0。
由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码与预置数的对应码相同。
设计中一般采用状态机来实现。
信号发生器又称信号源或振荡器，它是指产生所需参数的电测试信号的仪器。
在生产实践和科技领域中有着广泛的应用。
按信号波形可分为正弦信号、函数（波形）信号、脉冲信号和随机信号发生器等四大类。
各种波形曲线均可以用三角函数方程式来表示。
常见的有函数信号发生器。
根据结构不同,它可分为反馈移位型和计数型两种.1、移位型序列信号发生器信号发生器又称信号源或振荡器，它是指产生所需参数的电测试信号的仪器。
在生产实践和科技领域中有着广泛的应用。
按信号波形可分为正弦信号、函数（波形）信号、脉冲信号和随机信号发生器等四大类。
各种波形曲线均可以用三角函数方程式来表示。
常见的有函数信号发生器。
移位型序列信号发生器是由移位寄存器和组合电路两部分构成，组合电路的输出，作为移位寄存器的串行输入。
由n位移位寄存器构成的序列信号发生器所产生的序列信号的最大长度为：P=2n2、计数型序列信号发生器计数型序列信号发生器能产生多组序列信号,这是移位型发生器所没有的功能.计数型序列信号发生器是由计数器组成.课题一 设计一周期性输出01011010的脉冲序列1.1 课程设计的目的：1、了解同步计数器的工作原理和逻辑功能。
2、掌握计数器电路的分析、设计方法及应用。
3、熟悉设计过程和边沿JK 触发器原理。
1.2 设计过程（1）状态转换图/0 /1 /0000 001 010 011/0 /1111 110 101 100/1 /0 /1图1.1.1 01011010脉冲序列的状态图排列：012n n n Q Q Q（2）选择触发器，求时钟方程，输出方程和状态方程● 选择触发器选用3个时钟下降沿触发的边沿JK 触发器● 求时钟方程CP CP CP CP ===210 (1.2.1) ● 求输出方程由图1.1.2所示即可求出输出方程20202n n n n n n Q Q Q Q Q Q Y ⊕=+= (1.2.2)1n n QQ2n Q 00 01 11 100 0 1 1 0 111图1.1.2脉冲序列输出的卡诺图求状态方程根据图1.1.1所示状态图的规定，可画出如图1.1.3所示的计数器次态卡诺图。
2nQ 01n nQ Q 00 01 11 100 001 010 100 011 1101110000111图1.1.3 脉冲序列次态卡诺图把图1.1.3所示卡诺图分解开，便可得到如图1.1.4所示各个触发器次态卡诺图2nQ 01n nQ Q 00 01 11 100 0 0 1 0 1111(a)21n Q 的卡诺图2nQ 01n nQ Q 00 01 11 100 0 1 0 1 111(b)11+n Q 的卡诺图2nQ 01n nQ Q 00 01 11 100 1 0 0 1 111(c)01+n Q 的卡诺图图1.1.4各个触发器次态的卡诺图⎪⎪⎩⎪⎪⎨⎧++=+==+++021201221010111001n n nn n n n n n nn n n nn Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q (1.2.3) （3）求驱动方程 JK 触发器的特性方程为n n n Q K Q J Q +=+1 （1.2.4） 比较式（1.2.3）、（1.2.4），即可得下列驱动方程：⎪⎪⎩⎪⎪⎨⎧======0122011001n n n Q Q K J Q K J K J （1.2.5） （4）画逻辑电路图根据选用的触发器和时钟方程式（1.2.1）、输出方程式（1.2.2）及驱动方程（1.2.5），即可画出如图1.1.5所示的逻辑电路图图1.1.5 输出脉冲序列逻辑电路图课题二 设计十进制同步加法计数器2.1 课程设计的目的：1、了解同步计数器的工作原理和逻辑功能。
2、掌握计数器电路的分析、设计方法及应用。
3、熟悉设计过程和边沿JK 触发器原理。
2.2 设计过程（1）结构示意框图和状态图● 结构示意框图图2.2.1（a ）所示是十进制同步加法计数器的结构示意框图，CP 是输入加法计数脉冲，C 是送给高位的输出进位信号，当CP 到来时要求电路进行加法计数。
CP C 输入加法计数脉冲 输出进位信号（a ）/0 /0 /0 /00000 → 0001 → 0010 → 0011 → 0100/1 /01001 ← 1000 ← 0111 ← 0110 ← 0101 /0 /0 /0 /0排列：0123n nn n Q Q Q Q 图2.1.1 十进制同步加法计数器（a ）结构示意框图 (b) 状态图● 状态图根据题意可以列出如图2.1.1（b ）所示的状态图。
它准确地表达了当CP 不断到十进制同步加法计数器来时，进行递增计数。
（2）选择触发器，求时钟方程、输出方程和状态方程● 选择触发器选用4个时钟脉冲下降沿触发的JK 触发器，并用0FF 、1FF 、2FF 、3FF 表示。
● 求时钟方程因要用同步电路，故时钟方程应为CP CP CP CP CP ====3210 (2.2.1)● 求输出方程根据图2.2.1（b ）所示状态图的规定，可画出如图2.2.2所示的C 的卡诺图。
注意，无效状态对应的最小项可当成约束项，即1010~ 1111可作为约束项对待。
由图2.2.2所示卡诺图可直接得到3n n Q Q C = （2.2.2）00 01 11 100001 11 10图2.1.2 输出进位信号C 的卡诺图● 求状态方程先根据图2.1.3所示状态图的规定，画出计数器次态0123n nn n Q Q Q Q 的卡诺图，如图2.1.2所示。
在分解开画出每一个触发器次态的卡诺图，如图2.1.3所示。
00 01 11 1000 01 11 100 0 0 0 0 0 0 0 × × × × 01××0001 0010 0100 0011 0101011010000111×××× ×××× ×××× ×××× 10010000×××× ××××图2.1.3 十进制同步加法计数器次态01112131++++n n n n Q Q Q Q 的卡诺图00 01 11 100001 11 10(a)00 01 11 100001 11 10(b)00 01 11 100001 11 10(c)0 0 0 0 0 0 1 0 × × × × 1××0 0 1 0 1 1 0 1 × × × × 0××0 1 0 1 0 1 0 1 × × × × 0××00 01 11 1000011110(d)图2.1.4 十进制同步加法计数器各触发器次态的卡诺图(a)31+nQ的卡诺图 (b)21+nQ的卡诺图 (c)11+nQ的卡诺图 (d)1+nQ的卡诺图由图2.1.4所示各卡诺图，可得下列状态方程：1nn QQ=+11311nnnnnn QQQQQQ+=+2121221nnnnnnnn QQQQQQQQ++=+（2.2.3）31231nnnnnn QQQQQQ+=+（3）求驱动方程JK触发器的特性方程为nnn QKQJQ+=+1（2.2.4）写驱动方程比较（2.2.3）、（2.2.4），由图2.1.4所示的卡诺图即可写出驱动方程1==KJ3nn QQJ=1nQK=122nn QQKJ==（2.2.5）0123nnn QQQJ=3nQK=（4）画逻辑电路图1 0 0 11 0 0 1××××1 0 ××图2.1.4所示就是根据选择的触发器和时钟方程式（2.2.1）、输出方程式（2.2.2）及驱动方程式（2.2.5）画出的十进制同步加法计数器的逻辑电路图。