VLSI6 电路参数提取解析

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• 在表3.2中给出了各种电容值，一般长连 线、压焊块及芯片外负载电容值远远大 于标准反相器的栅电容值。因此，当驱 动这些大电容时，需要设计专门的驱动 电路。 • p59，例3.5-2,3,4三个例子请大家自己 看看。
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第二节
功
耗
CMOS电路的功耗主要由两部分组成： 1、静态功耗：由反向漏电流造成的功耗。 2 、动态功耗：由 CMOS 开关的瞬态电流和负 载电容的充放电造成的功耗。 在功耗设计中主要考虑三个因素：一是 导体的电迁移现象；二是散热问题；三是 供电问题。
Vdd I
2、上升时间： 由充电电流的瞬态方程：
Vi
S d
Vo
d S
I 0 Cl
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dV0 dt
Cl
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（1）当Vo<|Vtp|时： Cl dV0 n (Vdd | Vtp |)2
dt 2
令：Vo从0.1Vdd上升至|Vtp|时间为tr1
2Cl tr1 n (Vdd | Vtp |)2
ln(C L / C g ) T f t pd ln f T t pd ln(C L / C g ) T ' t pd f ln f ln f 1 ln(C L / C g ) (ln f ) 2
实际当中， 一般取 f 为 2 ~ 10 之间。
令：T ' 0 有： ln f 1，f e，极小值
降到10%需要的时间。即：V0：90%~10%Vdd。
• 延迟时间td：输入电压变化到50%Vdd的时刻到
输出电压变化到50%Vdd时刻之间的时间差。
50%Vdd
Vi Vo
tdf tdr
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前级反相器的负载电容约为后级反相器的两个晶体 管栅电容之和： Cl=Cgp+Cgn=Cox(WpLp+WnLn)=C(WpLp+WnLn)
tav tdr tdf 2
tr 2
2
tf 2

tr t f 4
Vi Vo
50%
tf/2
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tr/2
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二、连线延迟
R Vi-1 C Ii-1 Vi Ii Vi+1
在计算连线延迟时，我们用最简单的RC网络 模型。考察节点Vi的时间响应：
dVi Vi 1 Vi Vi Vi 1 C I i 1 I i dt R R
CL f N Cg N ln( CL ) ln f Cg
Cg为标准反相器的栅电容
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• 从上式看，f增大使级数N减小，使总延迟时间及每 一级的延迟时间也相应增大，可以证明当f=e≈2.7 时，速度最快，反相器链的总延迟时间最小。 证明：由T=N× f t pd ，得 N T f t pd 则：与上式比较得
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例如：设一个标准反相器：
R 驱 负
Vdd
R 9
Cl 81 C g WL 3 Cl 81 27 （倍） Cg 3
Vi
1 3
3 1
C l 81
如果不增加反相器的驱动能力，其延迟时间 将增大27倍。
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• 逐级放大方法：为了保证输出低电平Vol 不变，而维持标准反相器的 不变的条件 下，逐级放大驱动管和负载管的宽长比， 使每级放大的比例因子f相等。
g
(i )
在电路设计中， 如果一个反相器的扇出为 N，即 Fout=N。其驱动能力应提高 N 倍， 才能获得与其驱动一级门相同的延迟时间。 否则它的上升及下降时间都会下降N倍。
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四、大电容负载驱动电路 • 问题：一个门驱动非常大的负载时，会引起延 迟的增大。由于外部电容比芯片内部标准门栅 电容可能要大几个数量级。要想在允许的门延 W K ( ) ， 迟时间内驱动大电容负载，只有提高 L 即增大W，将使栅面积LW增大，管子的输入 电容（即栅电容） Cg 也随之增大，它相对于 前一级又是一个大电容负载。如何解决这一问 题呢？ • Mead 和Conway 论证了用逐级放大反相器构成 的驱动电路可有效地解决驱动大电容负载问题。
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CMOS反相器下降时间为：
tf tf1 tf 2 2Cl V 0.1Vdd 1 19Vdd 20 Vtn [ tn ln( ) n (Vdd Vtn ) Vdd Vtn 2 Vdd
设：Vtn=0.2Vdd Vdd=5v
tf 4 Cl nVdd
Lp Ln
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3、延迟时间： 根据延迟时间的定义： td 为输入信号变化到 50%Vdd 时刻 的时刻到输出电压变化到 50%Vdd 时刻之间的时间差 。但这样的延迟 比较难以 计算。
50%Vdd
Vi Vo
tdf tdr
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通常假设输入信号为理想的阶跃信号的情况 下，计算门的平均延迟时间：
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三、电路扇出延迟 逻辑门的输出端所接的输入门的个数称为电 路的扇出：Fout。 对于电路扇出参数的主要限制是： I I
out in
Vo
Iin Iin
Vi
Iout
Iin
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扇出端的负载等于每个输入端的栅电容之 和： Fout
Cl
C
i 1
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取：Jth=1mA/μ m²，则：导线可流过 7.5mA的电流。如果电路实际工作电流大 于此电流值，就需要增加金属线宽，以 防止电迁移现象出现。 • 近两年来，人们正在研究采用 Cu 来代替 Al 做连线。铝的电阻率在 3.1 μ Ω -cm， 而铜的电阻率在 1.7 μ Ω -cm。因此，铜 代替铝可使连线设计得更细，而不会产 生过大的寄生电阻、电容。此外，还可 以改善电迁移。
I0 dV0 Cl dt
Vi Vo Cl
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（1）当Vo>Vdd-Vtn时：
dV0 n Cl (Vdd Vtn ) 2 dt 2
令：Vo从0.9Vdd下降到Vdd-Vtn时间为tf1
tf1
0.9Vdd 2Cl 2Cl (Vtn 0.1 Vdd ) dV n (Vdd Vtn ) Vdd Vtn 0 n (Vdd Vtn )2
（2）当Vo< Vdd-Vtn时：
dV0 V0 Cl n [(Vdd Vtn )V0 ] dt 2
2
令：Vo从Vdd-Vtn下降到0.1Vdd时间为tf2
tf 2 2Cl
n

Vdd Vtn
dV0 V0 (Vdd Vtn )V0 2
2
0.1Vdd

2Cl 19Vdd 20Vtn ln( ) n (Vdd Vtn ) Vdd
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0.9Vdd |Vtp |

19Vdd 20 | Vtp | 2Cl ln( ) V0 p (Vdd | Vtp |) Vdd (Vdd | Vtp |)V0 2 dV0
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CMOS反相器的上升时间为：
| Vtp | 0.1Vdd 1 19Vdd 20 | Vtp | 2Cl tr tr 1 t r 2 [ ln( )] n (Vdd | Vtp |) Vdd 0.1 | Vtp | 2 Vdd
设：|Vtp|=0.2Vdd
Cl tr 4 pVdd
如果两管尺寸相同：
Wp Wn Ln Lp
时，
n
n p p
n 有：tr t f 2.5t f p
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ቤተ መጻሕፍቲ ባይዱ
两管尺寸相同时，上升延迟时间比下降延迟 时间长，这是因为电子迁移率大于孔穴迁移 率的原因。 若要求tr=tf，则要求n=p Wp Wn 即： 2.5
第六章 电路参数提取
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第一节 信号传输延迟
数字电路的延迟由四部分组成： 门延迟 连线延迟 扇出延迟 大电容延迟
一、CMOS门延迟
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• 上升时间tr：输出信号波形从“1”电平的10%上
升到90%需要的时间。即：V0：10%~90%Vdd。
• 下降时间tf：输出信号波形从“1”电平的90%下
R
1 3 3 1
3 3
9 3
Vi
Cg
C l1
9 1
Cl 2
27 1
C l 81
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1 3 3 1
3 3
9 3
Vi
Cg
C l1
9 1
Cl 2
27 1
C l 81
f t pd
Cl1 f 3 Cg
f t pd
Cl 2 f 3 Cl1
9 /1 R 9 3/ 3
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当网络节点分得很密时，上式可写成微分形 式： dV d 2V rc
dt d x2
式中：r为单位长度电阻，c为单位长度电容。 通常信号在连线上的传播延迟时间可以用下 式估算： rcl 2
tl 2
其中：l为连线长度，由于 tl l 2，l在连线延迟 中起主要作用。为了减小延迟时间，可行的 策略是在连线中加若干个Buffer。
Vdd
Vdd
Vi Vo
Cgp
Vi
Vo
Cgn n
Vdd
Vi Vo Cl