verilog6

7/27/2015
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6.2典型电路设计
• 6.2.1加法器树乘法器
加法器树乘法器的设计思想是“移位后加”，并且加法运算采用加法器 树的形式。乘法运算的过程是，被乘数与乘数的每一位相乘并且乘以 相应的权值，最后将所得的结果相加，便得到了最终的乘法结果。 例：下图是一个4位的乘法器结构，用Verilog HDL设计一个加法器树 4位乘法器
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module mult_addtree_2_stag_tb; reg clk, clr; reg [3:0]mult_a, mult_b; wire [7:0]mult_out; mul_addtree_2_stage U1(.mul_a(mult_a),.mul_b(mult_b), .mul_out(mult_out),.clk(clk),.clr(clr)); initial begin clk=0; clr=0; mult_a=1; mult_b=1; #5 clr=1; end always #10 clk=~clk; initial begin repeat(5) begin #20 mult_a=mult_a+1; mult_b=mult_b+1; end end endmodule
∑ C_OUT SUM
∑ C_OUT SUM
∑ C_OUT
C_OUT
&
S
C_IN
0
S
1
S
2
S
3
C_OUT
一个四位串行加法器由4个全加器构成。全加器是串行加法器的子模 块，而全加器是由基本的逻辑门构成，这些基本的逻辑门就是所说的 叶子模块。这个设计中运用叶子模块（基本逻辑门）搭建成子模块（ 全加器），再用子模块搭建成所需要的电路（串行加法器）。 显然，Bottom-Up的设计方法没有明显的规律可循，主要依靠设计者 的实践经验和熟练的设计技巧，用逐步试探的方法最后设计出一个完 整的数字系统。系统的各项性能指标只有在系统构成后才能分析测试 。此种设计方法常用于原理图的设计中，相比于其它方法此种方法对 于实现各个子模块电路所需的时间较短。
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Top-Down:
顶层模块
子模块1
子模块2
子模块3
子模块4
叶子 模块
叶子 模块
叶子 模块
叶子 模块
叶子 模块
叶子 模块
叶子 模块
叶子 模块
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流水线结构
例：下图是一个4位的乘法器结构，用Verilog HDL设计一个两级流水 线加法器树4位乘法器。
8x*y[3]
D
4x*y[2]
D
2x*y[1] X*y[0]
P[ 7 :0]
D
两级流水线加法器树4位乘法器结构如图所示，通过在第一级与第二 级、第二级与第三级加法器之间插入D触发器组，可以实现两级流水 线设计。
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6.2.2 Wallace 树乘法器
Wallace树乘法器运算原理如下图所示，其中FA为全加器HA为半加器 。其基本原理是，加法从数据最密集的地方开始，不断地反复使用全 加器半加器来覆盖“树”。这一级全加器是一个3输入2输出的器件，因 此全加器又称为3-2压缩器。通过全加器将树的深度不断缩减，最终 缩减为一个深度为2的树。最后一级则采用一个简单的两输入加法器 组成。
out
半加器
全加器Biblioteka 半加器基本门 电路
基本门 电路
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Verilog HDL程序代码为：
module vector(a1,a2,a3,a4,b1,b2,b3,b4,out); input [3:0] a1,a2,a3,a4,b1,b2,b3,b4; output [9:0] out; wire [7:0] out1,out2,out3,out4; wire [8:0] out5, out6; wire [9:0] out; mul_addtree U1(.x(a1),.y(b1),.out(out1)) ; mul_addtree U2(.x(a2),.y(b2),.out(out2)) ; mul_addtree U3(.x(a3),.y(b3),.out(out3)) ; mul_addtree U4(.x(a4),.y(b4),.out(out4)) ; add #(8) U5(.a(out1),.b(out2),.out(out5)); add #(8) U6(.a(out3),.b(out4),.out(out6)); add #(9) U7(.a(out5),.b(out6),.out(out)); endmodule // adder module add(a,b,out); parameter size=8; input [size-1:0] a,b; output [size:0] out; assign out=a+b; endmodule
8x*y[3] 4x*y[2] P[ 7 :0] 2x*y[1] X*y[0]
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module mul_addtree(mul_a,mul_b,mul_out); input [3:0] mul_a,mul_b; // IO declaration output [7:0] mul_out; wire wire wire [7:0] mul_out; //Wire declaration [7:0] stored0,stored1,stored2,stored3; [7:0] add01, add23;
assign stored3=mul_b[3]?{1'b0,mul_a,3'b0}:8'b0; //Logic design assign stored2=mul_b[2]?{2'b0,mul_a,2'b0}:8'b0; assign stored1=mul_b[1]?{3'b0,mul_a,1'b0}:8'b0; assign stored0=mul_b[0]?{4'b0,mul_a}:8'b0; assign add01=stored1+stored0; assign add23=stored3+stored2; assign mul_out=add01+add23; endmodule
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向量点积乘法器： 采用模块层次化设计方法，设计4维向量点积乘法器，其中向量a=（ a1，a2，a3，a4）；b=（b1，b2，b3，b4）。点积乘法规则为：
a b a1b1 +a2b2 +a3b3 a4b4
向量点积乘法器
a1 b1 a2
+ + +
全加器
加法器
乘法器
b2 a3 b3 a4 b4
第六章 Verilog HDL高级程序 设计举例
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6.1数字电路系统设计的层次化描述方法
Bottom-Up:
顶层模块
子模块1
子模块2
子模块3
子模块4
叶子 模块
叶子 模块
叶子 模块
叶子 模块
叶子 模块
叶子 模块
叶子 模块
叶子 模块
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串行加法器:
A
C_IN SUM A ∑ C_OUT SUM
0
A
=1 =1 SUM
B
B
0
A
C_IN A
1
B
B
1
A
C_IN A
2
B
B
2
A
C_IN A
3
B
B
3
B C_IN & &
//Multiplier module mul_addtree(mul_a,mul_b,mul_out); input [3:0] mul_a,mul_b; // IO declaration output [7:0] mul_out; wire [3:0] mul_out; //Wire declaration wire [3:0] stored0,stored1,stored2,stored3; wire [3:0] add01, add23; assign stored3=mul_b[3]?{1'b0,mul_a,3'b0}:8'b0; //Logic design assign stored2=mul_b[2]?{2'b0,mul_a,2'b0}:8'b0; assign stored1=mul_b[1]?{3'b0,mul_a,1'b0}:8'b0; assign stored0=mul_b[0]?{4'b0,mul_a}:8'b0; assign add01=stored1+stored0; assign add23=stored3+stored2; assign mul_out=add01+add23; endmodule