夏明生,湖南工大

EDA课程设计报告电子密码锁设计院（系）：电气与信息工程学院专业：应用电子技术学生姓名：谭宇飞学号： 07 号指导教师：周维龙2010年1月2日-2010年1月13日郑州轻工业学院课程设计说明书题目：基于FPGA的电子密码锁设计姓名：夏明生院（系）：电子信息工程学院专业班级：电信12- 1 班学号：541101030140指导教师：杜海明成绩：时间：2015年6月29日至2015年7月3日郑州轻工业学院课程设计任务书题目基于FPGA的电子密码锁设计专业、班级电子信息工程12-1班学号40姓名夏明生主要内容、基本要求、主要参考资料等：主要内容：要求学生使用硬件描述语言（Verilog 或者 VHDL）设计基于FPGA的4位电子密码锁的源程序。

实现如下功能：密码键入、密码存储、密码清除、密码变更、密码核对、激活电锁解除电锁等功能，同时给出4位显示电路设计。

基本要求：1、学会quartusII的使用，掌握FPGA 的程序设计方法。

2、掌握硬件描述语言语法。

3、程序设计完成后要求在quartusII中实现功能仿真。

主要参考资料：1、褚振勇. FPGA设计及应用（第三版）[M].西安电子科技大学出版社.2012,42、陈怀琛.MATLAB及在电子信息课程中的应用[M].北京：电子工业出版社.2008,13、林明权马维旻 VHDL数字控制系统设计范例[M].电子工业出版社2003,14、卢毅赖杰 VHDL与数字电路设计[M] 科学出版社 2002完成期限：2015.6.21—2015.6.25指导教师签名：课程负责人签名：2015年6月18日目录第1章概述 (2)第2章设计要求 (2)第3章总体框图 (3)第4章功能模块 (5)4.1 输入模块 (5)4.2 控制模块 (8)4.3 显示模块 (16)第5章总体设计电路图 (18)第6章设计心得体会 (20)参考文献 (22)第1章概述电子密码锁在生活中十分常见，在这我将设计一个具有较低成本的电子密码锁，本文讲述了我整个设计过程及收获。

讲述了电子密码锁的的工作原理以及各个模块的功能，并讲述了所有部分的设计思路，对各部分电路方案的选择、元器件的筛选、以及对它们的调试、对波形图的分析，到最后的总体图的分析。

第2章设计要求本设计名称为电子密码锁，用四个模块，分别为输入模块、控制模块、扫描器模块、显示模块，来控制密码的输入、验证与显示。

设计所要实现的功能为：1 数码输入：手动用3个拨码开关与3个按键设计三位密码的输入，并在显示器显示出该数值。

2 数码验证：开锁时输入密码后,拨动RT键使其为高电平，而CHANGE为低电平检测，密码正确时开锁，输出LOCKOPEN灯灭，LOCKCLOSE灯亮，表示开锁成功。

3 错误显示：当密码输入错误时，LOCKOPEN灯亮，LOCKCLOSE灯灭，表示开锁失败。

4 更改密码：当改变密码时，按下CHANGE键使其为高电平，而RT为低电平时，可改变密码。

5 密码清除：按下REST可清除前面的输入值，清除为“888”。

第3章总体框图1）设计方案：电子密码锁，主要由三部分组成：密码输入电路、密码锁控制电路和密码锁显示电路。

作为电子密码锁的输入电路，可选用的方案有拨码与按键来控制输入和触摸式键盘输入等多种。

拨码与按键和触摸式4*4键盘相比简单方便而且成本低，构成的电路简单，本设计中采用拨码与按键来作为该设计的输入设备。

数字电子密码锁的显示信息电路可采用LED数码显示管和液晶屏显示两种。

液晶显示具有高速显示、可靠性高、易于扩展和升级的特点，但是普通的液晶存在亮度低、对复杂环境适应能力差的特点，但是在本设计中任然使用LED数码管。

根据以上选定的输入设备与与显示器件，并考虑到现实各项密码锁功能的具体要求，与系统的设计要求，系统设计采用自顶向下的设计方案。

整个密码锁系统的总体总体框图如图1.1所示。

图3.1电子密码锁系统总体框图第4章功能模块4.1 输入模块1）功能介绍输入时有三个拨码键控制输入，每个拨码各控制一位密码，对于其中一个拨码键每拨一次码按一次按键，表示输入一位，当输入四位时输出一位数，用“888”作为初始密码。

2）输入模块与仿真图形单脉冲控制如图5.1如下图图5.1上图为单脉冲控制输入，当M给一上升沿信号将在PUL输出一位与之对应的高或低电平。

四位串行输入并行输出寄存器如下图5.2图5.2上图为4为串行输入并行输出寄存器，它由4个D触发组成，当reset为高电平时，每给一脉冲输入数据将向右移一位二值代码，它能同时复位3)程序的输入在文本区内输入程序，程序如下：单脉冲信号控制puls.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY puls ISPORT (PUL,M:IN STD_LOGIC;Q:OUT STD_LOGIC);END puls;ARCHITECTURE BEHA VE OF puls ISSIGNAL TEMP:STD_LOGIC;BEGINPROCESS(M)BEGINIF M'EVENT AND M='1' THENIF PUL='1' THENTEMP<='1';ELSE TEMP<='0';END IF;END IF;END PROCESS;Q<=TEMP;END BEHA VE;4位串行输入并行输出寄存器shifter.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY shifter ISPORT(din:IN STD_LOGIC;reset,CLK: IN STD_LOGIC;qout: buffer STD_LOGIC_VECTOR(0 TO 3) );END shifter;ARCHITECTURE act OF shifter ISBEGINPROCESS(CLK)V ARIABLE q:STD_LOGIC_VECTOR(0 TO 3);BEGINIF reset='0' THENq:=(others=>'0');ELSEif clk'event and clk='1' thenq(3):=q(2);q(2):=q(1);q(1):=q(0);q(0):=din;END IF;END IF;qout<=q;END PROCESS;END architecture act;4.2 控制模块1）功能介绍开锁时输入密码后,拨动RT键使其为高电平，而CHANGE为低电平检测，密码正确时开锁，输出LOCKOPEN灯灭，LOCKCLOSE灯亮，表示开锁成功。

当密码输入错误时，LOCKOPEN灯亮，LOCKCLOSE灯灭，表示开锁失败。

当改变密码时，按下CHANGE键使其为高电平，而RT为低电平时，可改变密码。

按下REST可清除前面的输入值，清除为“888”。

2）控制模块与仿真图形输入译码器图5.3，如下图图5.3上图为译码器将4位二值代码转化成BCD码从“0000”～“1001”表示0～9。

表5-1输入译码的真值表输入输出D C B A Y1 Y2 Y3 Y4 字形0 0 0 0 0 0 0 0 00 0 0 1 0 0 0 1 10 0 1 0 0 0 1 0 20 0 1 1 0 0 1 1 30 1 0 0 0 1 0 0 40 1 0 1 0 1 0 1 50 1 1 0 0 1 1 0 60 1 1 1 0 1 1 1 71 0 0 0 1 0 0 0 81 0 0 1 1 0 0 1 9表5-1总功能控制模块图5.4，如下图图5.4当CHANGE为高电平且rt为低电平时开始输入密码这时lockopen为高电平，而lockclose 为低电平，当rt为高电平，change为低电平时开始检测密码，如上图开始密码为“108”当再次出现“108”时lockopen为高电平，而lockclose为低电平，当密码错误时lockopen为低电平，而lockclose为高电平。

4选1选择器与扫描器图5.5，如下图图5.5如上图多路选择器可以从多组数据来源中选取一组送入目的地，在本设计中利用多路选择器做扫描电路来分别驱动输出装置，可以将低成本消耗，如上图当输入“819”时，在时钟地控制下qout将输出“819”，而与之对应的sel扫描对应的数码管。

在文本区内输入程序，程序如下：输入译码器KEY.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY KEY ISPORT(clk:IN STD_LOGIC;data:IN STD_LOGIC_VECTOR(3 DOWNTO 0); q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); q1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END ENTITY KEY;ARCHITECTURE ART OF KEY ISBEGINPROCESS(clk,data)ISBEGINIF clk'EVENT AND clk='1' THENCASE data ISWHEN "0000"=>q<="0000";q1<="0000"; WHEN "0001"=>q<="0001";q1<="0001"; WHEN "0010"=>q<="0010";q1<="0010"; WHEN "0011"=>q<="0011";q1<="0011"; WHEN "0100"=>q<="0100";q1<="0100"; WHEN "0101"=>q<="0101";q1<="0101"; WHEN "0110"=>q<="0110";q1<="0110"; WHEN "0111"=>q<="0111";q1<="0111";WHEN "1000"=>q<="1000";q1<="1000"; WHEN "1001"=>q<="1001";q1<="1001"; WHEN OTHERS=>q<="0000";q1<="0000";END CASE;END IF;END PROCESS;END ARCHITECTURE ART;总功能控制模块Eleclock.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY Eleclock ISPORT(NB:IN STD_LOGIC_VECTOR(3 DOWNTO 0);NS:IN STD_LOGIC_VECTOR(3 DOWNTO 0);NG:IN STD_LOGIC_VECTOR(3 DOWNTO 0);CLK:IN STD_LOGIC;CHANGE,RT: IN STD_LOGIC;DB:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);DS:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);DG:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);LOCKOPEN,LOCKCLOSE:OUT STD_LOGIC);END ENTITY Eleclock;ARCHITECTURE ART OF Eleclock ISCOMPONENT Key ISPORT(CLK:IN STD_LOGIC;DATA:IN STD_LOGIC_VECTOR(3 DOWNTO 0);Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);Q1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END COMPONENT Key;SIGNAL ENABLE,C0,C1,S,ENABLE1:STD_LOGIC;SIGNAL TB,TS,TG,D_B,D_S,D_G:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINENABLE<=CHANGE AND(NOT RT);ENABLE1<=RT AND(NOT CHANGE);U0:KEY PORT MAP(CLK=>CLK,DATA=>NB,Q=>DB,Q1=>D_B);U1:KEY PORT MAP(CLK=>CLK,DATA=>NS,Q=>DS,Q1=>D_S);U2:KEY PORT MAP(CLK=>CLK,DATA=>NG,Q=>DG,Q1=>D_G);PROCESS(CLK,D_B,D_S,D_G) ISBEGINIF CLK'EVENT AND CLK='1' THENIF ENABLE='1' THENTB<=D_B;TS<=D_S;TG<=D_G;END IF;IF ENABLE1='1' THENIF ( TB<=D_B AND TS<=D_S AND TG<=D_G) THENLOCKOPEN<='1';LOCKCLOSE<='0';ELSELOCKOPEN<='0';LOCKCLOSE<='1';END IF;END IF;END IF;END PROCESS;END ARCHITECTURE ART;4选1选择器与扫描器sel.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY sel ISPORT(QIN1,QIN2,QIN3:IN STD_LOGIC_VECTOR(3 DOWNTO 0);CLK,RST:IN STD_LOGIC;QOUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);sel:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END sel;ARCHITECTURE ART OF sel ISBEGINPROCESS(CLK,RST)V ARIABLE CNT:INTEGER RANGE 0 TO 2;BEGINIF (RST='0') THENCNT:=0;sel <="00000000";QOUT<="0000";ELSIF CLK'EVENT AND CLK='1' THENIF CNT=2 THENCNT:=0;ELSECNT:=CNT+1;END IF;CASE CNT ISWHEN 0=>QOUT<=QIN1;sel <="11111110";WHEN 1=>QOUT<=QIN2;sel<="11111101";WHEN 2=>QOUT<=QIN3;sel<="11111011";WHEN OTHERS=>QOUT<="0000";sel<="11111111";END CASE;END IF;END PROCESS;END ARCHITECTURE ART;4.3 显示模块1)功能介绍将密码用BCD七段数码管显示2)显示模块与仿真波形图5.6，如下图图5.6 上图将BCD码转化到七段译码电路上表5-2 BCD-七段数码管的真值表输入输出D C B A Y1 Y2 Y3 Y4 Y5 Y6 Y7字形0 0 0 0 1 1 1 1 1 1 0 00 0 0 1 0 1 1 0 0 0 0 1 0 0 1 0 1 1 0 1 1 0 1 2 0 0 1 1 0 1 1 1 0 0 1 3 0 1 0 0 0 1 1 0 0 1 1 4 0 1 0 1 1 0 1 1 0 1 1 5 0 1 1 0 1 0 1 1 1 1 1 60 1 1 1 1 1 1 0 0 0 0 71 0 0 0 1 1 1 1 1 1 1 8 1 0 0 1 1 1 1 0 0 1 1 9表5-2在文本区内输入程序，程序如下：Seg7.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY Seg7 ISPORT(num:IN STD_LOGIC_VECTOR(3 DOWNTO 0);led:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END Seg7;ARCHITECTURE ACT OF Seg7 ISBEGINLED<="1111110"WHEN num="0000"ELSE"0110000"WHEN num ="0001"ELSE"1101101"WHEN num ="0010"ELSE"1111001"WHEN num ="0011"ELSE"0110011"WHEN num ="0100"ELSE"1011011"WHEN num ="0101"ELSE "1011111"WHEN num ="0110"ELSE "1110000"WHEN num ="0111"ELSE "1111111"WHEN num ="1000"ELSE "1111011"WHEN num ="1001"ELSE "1110111"WHEN num ="1010"ELSE "0011111"WHEN num ="1011"ELSE "1001110"WHEN num ="1100"ELSE "0111101"WHEN num ="1101"ELSE "1001111"WHEN num ="1110"ELSE "1000111"WHEN num ="1111";END ACT;第5章总体设计电路图1）功能介绍将各个模块连接在一起实现。