电大新版电工电子技术形成性考核作业(四)及答案只是分享

电大新版电工电子技术形成性考核作业（四）
及答案
电工电子技术形成性考核册参考答案
电工电子技术作业4
一、单项选择题
1、逻辑函数表示方法中具有唯一性的是（A ）。

A.真值表
B.表达式
C.逻辑图
D.卡诺图
2、下列器件中，属于组合逻辑电路的是（B ）。

A.加法器和计数器
B.编码器和数据选择器
C.译码器和寄存器
D.计数器和定时器
3、二进制计数器的计数长度为16，利用置数功能，可构成长度为（A ）的其他进制计数器。

A.小于16
B.大于16
C.等于16
D.任意
4、D/A 转换器，其分辨率数值（C ），分辨能力（C ），且分辨率与满刻度输出电压（C ）。

A. 越大，越高，有关
B. 越小，越低，有关
C.越小，越高，无关
D.越小，越低，无关
二、判断题
1 、数字电路中某器件管脚的高、低电位，只能与逻辑代数中的逻辑变量值
1、0相对应。

（V ）
2、在门电路器件中，“74”指该器件为TTL电路类型、‘40”指该器件为CMOS电路类型。

（V ）
3、时序电路工作特点是：任意时刻的输出状态，不仅取决于当前输入，而且与前一时刻的电路状态有关。

（V ）
4、555 定时器，常用于模拟与数字混合使用的场合，其应用范围是对波形进行整形。

（V ）
三、简答题
1. 对于或门、或非门，它们的多余输入端应当如何处理？对于与门、与非门，它们的多余
输入端又应当如何处理？对于CMOS 电路多余输入端是否不允许悬空？
答：对于或门、或非门电路，它们的多余输入端应当接低电位；与门、与非门，多余输入端应当接高电位。

（对于TTL电路输入端悬空相当于高电位）CMOS电路输入端不允许悬空。

2. 组合逻辑电路的逻辑功能和电路结构的特点是什么？
答：组合逻辑电路的特点是：从逻辑功能上看：输出只与当时输入的逻辑值有关，而与该时刻之前的输入及电路状态均无关，或称其没有记忆功能。

从电路结构上看，构成组合逻辑电路的各门电路之间没有反馈环路。

3. 主从型JK触发器，在CP上升沿的作用下，其动作有何特点？
答：主从型触发器，又称为电位触发型方式，其动作特点是：时钟CP上升
沿到来前一刻瞬间，J、K接收输入信号，并要求在CP=1期间，输入状态保持稳定。

时钟下降沿到来后产生输出。

4. 边沿型JK触发器，在CP脉冲信号的作用下，其动作有何特点？（分为负边沿、正边沿两种情形）
答：负边沿型（下降沿触发型）：CP下降沿到来的前一刻瞬间，J、K接收输入；CP下降沿到来后产生输出。

正边沿型（上升沿触发型）：CP上升沿到来前一刻瞬间，J、K接收输入；CP上升沿到来后产生输出。

三、综合题—一
1. 一个三位二进制数码由高位至低位分别送至电路的三个输入端，要求三位数码中有奇数个1时，电路输出为1,否则为0。

试画出逻辑图。

解：（1）根据提出的逻辑功能要求，列出真值表如下表。

（2）根据真值表列写出函数表达式
F=ABC ABC ABC ABC = B(AC AC) B(AC AC)
上式中
A C AC =AC ?AC =(A C)(A C) = AC AC 所以 F= B(AC AC) B(AC AC)
=B ® A ® C
(3)画逻辑图
由表达式可画出逻辑图如下图所示，它由两个异或门构成。

解：F 仁A.B
F3=A.B _ F2=AB+AB
其逻辑功能是实现两个一位二进制数的比较功能。

5. 由中规模计数器74161构成的计数电路如下图所示。

设计数器的初态为 0，即Q D Q C Q B Q A =OOOO ,( 1)绘出其计数状态图，(2)分析其计数长度是多 少？
3•分析图 其逻辑功能。

的表达式，并指出
A B C
1组合逻辑电路，写出逻辑函数
FI 、F2、F3、 U'2 SN74D8
解：设计数器的初态为0,即Q D Q C Q B Q A =0000,绘出其计数状态图如下
0000->0001->0010->0011->0100->0101->0110->0111->1000->1001->1010->1011- >
由于计数器的循环计数状态共有
7个，即计数长度为7,是一个七进制加法 计数器
CLR RCO
LO^C OA ENT QB EtJP QO CLK CD
A B
c D
UB SN7413
U2 100kHz
JU ULT }
U3
CLK M EhLI
U1 Sh74LS1B1 < Q4 < QQ < □匚 < CD。