扫描驱动显示电路设计(设计性实验)

实验三扫描驱动显示电路设计（设计性实验）
一、实验目的
1．了解实验箱中8位七段数码管显示模块的工作原理。

2．熟悉VHDL 硬件描述语言及设计专用数字集成电路的自顶向下的设计思想。

3．掌握利用CPLD/FPGA设计8位七段数码管扫描显示驱动电路的方法。

二、实验设备
1．计算机（配置为：P4 CPU 128M内存）；
2． MAX+plusⅡ开发工具软件；
3． EL教学实验箱；
4．万用表；
5． DS 5022M型双踪数字示波器；
三、扫描原理
为了减少8位显示信号的接口连接线，实验箱中的数码显示采用扫描显示工作模式。

即8位数码管的七段译码输入（a,b,c,d,e,f,g）是并联在一起的，而每一个数码管是通过一个3位选择sel[2..0]来选定的。

sel与数码管之间是一3-8译码的关系，即sel为“000”时，选中第一个数码管，sel为“111”时，选中第八个数码管。

四、设计任务
本实验要求在给定子模块程序的基础上，画出设计原理图。

自行编写顶层模块程序，完成扫描显示驱动电路的设计，实现在8个数码管上轮流显示字符0－F的功能。

五、设计要求
1．要求在Max+plusⅡ平台上用VHDL语言编写顶层模块程序，调试、仿真成功后，下载至ALTER EPM7128SLC84-15芯片，再利用外接电路实现以上设计功能。

2．扫描驱动显示电路有2个输入端（clk,reset）,14个输出端（a,b,c,d,e,f,g）和（y0,y1,y2,y3,y4,y5,y6,y7）,全部为TTL电平，管脚分配任意，如下图所示。

3．根据芯片特点，管脚分配时将时钟信号分配给83脚，复位信号分配给1脚，使能信号分配给84脚。

六、实验报告要求
1．给出设计源程序、仿真结果、说明设计思路。

2．改变输入时钟信号的频率，观察实验结果如何改变。

3．字符扫描显示亮度与扫描频率的关系，且让人眼感觉不出闪烁现象的最低扫描频率是多少
1、程序：
library ieee;
use ieee.std_logic_1164.all;
entity c4 is
port(clk,reset: in std_logic;
a,b,c,d,e,f,g: out std_logic;
y: out std_logic_vector(1 downto 0));
end c4;
architecture beha of c4 is
component counter16
port(clk,clr: in std_logic;
count: out std_logic_vector(3 downto 0));
end component;
component m
port(datain: in std_logic_vector(3 downto 0);
a,b,c,d,e,f,g: out std_logic);
end component;
component yima3
port(x: in std_logic_vector(1 downto 0);
y: out std_logic_vector(1 downto 0));
end component;
signal cont: std_logic_vector(3 downto 0);
signal sel3: std_logic_vector(1 downto 0);
begin
d1:counter16 port map(clk=>clk,clr=>reset,count=>cont);
d2:m port map(datain=>cont,a=>a,b=>b,c=>c,d=>d,e=>e,f=>f,g=>g);
d3:yima3 port map(x=>cont(1 downto 0),y=>y);
end beha;
library ieee;
use ieee.std_logic_1164.all;
entity yima3 is
port( x: in std_logic_vector(1 downto 0);
y: out std_logic_vector(1 downto 0));
end yima3 ;
architecture beha of yima3 is
begin
y<=x;
end beha;
library ieee;
use ieee.std_logic_1164.all;
entity m is
port(datain: in std_logic_vector(3 downto 0); a,b,c,d,e,f,g: out std_logic);
end m;
architecture beha of m is
signal dataout: std_logic_vector(6 downto 0); begin
a<=dataout(6);
b<=dataout(5);
c<=dataout(4);
d<=dataout(3);
e<=dataout(2);
f<=dataout(1);
g<=dataout(0);
process(datain)
begin
case datain is
when "0000"=> dataout<="1111110";--0
when "0001"=> dataout<="0110000";--1
when "0010"=> dataout<="1101101";--2
when "0011"=> dataout<="1111001";--3
when "0100"=> dataout<="0110011";--4
when "0101"=> dataout<="1011011";--5
when others=> dataout<="XXXXXXX";
end case;
end process;
end beha;
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity counter16 is
port(clk,clr: in std_logic;
count: out std_logic_vector(3 downto 0);
sel: out std_logic_vector(1 downto 0)); end counter16;
architecture beha of counter16 is
signal cnt: std_logic_vector(3 downto 0);
begin
process(clk,clr)
begin
if clr='0'then
cnt<="0000";
elsif clk='1' and clk'event then
cnt<=cnt+'1';
end if;
count<=cnt;
end process;
end beha;
2、程序编译
3、仿真编译及仿真结果。