VGA显示器彩色信号发生器电路

EDA课程设计报告—VGA显示器彩色信号发生器电路班级：08通信A班姓名：崔儒学号： 0815231013指导老师：凌朝东摘要：VGA(Video Graphic Array)接口是与显示器进行通信的唯一接口。

通过FPGA器件控制RGB信号、行同步信号、场同步信号等信号，并参照有关标准，最后可以实现对VGA显示器的控制。

本设计与传统的图像显示方法不同，为节省储存空间在设计中采用R、G、B三种基色利用FPGA芯片和EDA设计方法，可以显示8种颜色，设计出针对性强的VGA显示控制器，而且不需要依靠计算机，既能够大大降低成本，又可以满足生产实践中不断变化的需要，同时产品的升级换代也方便迅速。

本设计采用Altera公司的EDA软件0uartus II，并以Cylone 系列FPGA器件为硬件平台进行系统设计。

关键词：VGA；FPGA：VHDL；Ouartus II目录1、系统设计 (4)2、单元电路设计 (6)3、软件设计 (8)4、系统测试 (11)5、小结 (12)6、参考文献 (12)7、附录 (13)一、系统设计1、设计要求：VGA显示器彩色信号发生器电路，能在VGA显示器上显示8种颜色的图形（条型、方块型）。

2、系统设计方案：方案一：采用传统的图像显示方法，将图像数据传回电脑在传输过程中通过CPU对图像数据信号进行控制，通过显示器显示出来。

方案二：采用FPGA和EDA的设计方法，通过FPGA器件控制RGB信号、行同步信号、场同步信号等信号，并参照有关标准，最终可以实现对VGA 的控制。

方案一为传统的图像显示方法，在传输过程中需要CPU不断对图像数据信号进行控制，这样就造成了CPU的浪费，同时系统还需要依赖电脑，降低了系统的灵活性。

方案二是利用可编程器件FPGA和EDA的设计方法，可以根据设计的需要设计出针对性比较强的VGA显示器，而且不需要依靠计算机，大大降低了成本提高了系统的灵活性。

综合上诉分析本设计中采用方案二。

3、系统的工作原理：计算机显示器的显示有许多接口标准，常见的有VGA、SVGA等。

VGA接口，也叫D-Sub接口，是15针的梯形插头，分成3排，每排5个，传输模拟信号。

VGA接口采用非对称分布的15针连接方式，其工作原理是：将显存内以数字格式存储的图像(帧)信号在RAMDAC里经过模拟调制成模拟高频信号，然后再输出到显示设备成像。

VGA支持在640 X480的较高分辨率下同时显示16种色彩或256种灰度，同时在320×240分辨率下可以同时显示256种颜色。

常见的彩色显示器一般由CRT（阴极射线管）够成，彩色是有R、G、B（红：Red,绿：Green，蓝：Blue）三基色组成，用逐行扫描的方式解决图像显示。

阴极射线枪发出的电子束打在涂有荧光粉的屏幕上，产生R、G、B三基色，合成一个彩色像素。

扫描从屏幕的左上方开始，从左到右，从上到下，逐行扫描，每扫完一行，电子束回到屏幕的左边下一行的起始位置，在这期间对电子束进行行消隐，每行结束时，用行同步信号进行行同步，扫描完所有行，用场同步信号进行场同步，并使扫描回到屏幕的左上方，同时进行场消隐，并预备进行下一次的扫描。

在本设计中采用普通的VGA显示器，一共引出5条信号线：R、G、B：三基色信号；HS：行同步信号；VS：场同步信号。

在设计过程中严格按照VGA的工业标准要求进行设计，其中时钟频率为25.175MHZ，行频为31469HZ，场频为59.94HZ。

4、实现电路：二、单元电路设计1、时序信号的产生图片要想在显示器上显示出来，它主要需要5个信号，行同步信号HS(Hor i Zontal—Sync)、场同步信号VS(Vertical—Sync)和RGB三基色信号。

VGA时序控制模块是整个显示控制器的关键部分，最终输出的行、场同步信号必须严格按照VGA时序标准产生相应的脉冲信号。

图1和图2所示为行扫描和场扫描的时序图。

图1行扫描时序示意图图2场扫描时序示意图对此5个信号的时序驱动，VGA显示器也要严格遵守“VGA-I-业标准”即640×480 X 60Hz模式，否则会损害V6A显示器。

行、场扫描时序要求如表1和表2所示。

表1 行扫描时序要求：(单位：像素即输出一个像素PixeI的时间间隔)表2 场扫描时序要求：（单位：行即每输出一行line的时间间隔）VGA的工业标准显示模式要求行同步和场同步都为负极性，即同步头脉冲要求是负脉冲。

对于一些VGA显示器，HS和VS的极性可正可负，显示器内可以自动转换为正极性逻辑。

在图1和图2中，R、G、B为正极性信号即高电平有效。

当VS=0、HS=1时，CRT现实的内容为亮的过程，即正向扫描过程约为26us。

当一行扫描完毕，行同步HS=1，约需6us。

期间，CRT扫描产生消隐，电子束回到CRT左边下一行的起始位置（X=0，Y=1）；当扫描完480行后，CRT的场同步VS=1，产生场同步使扫描线回到CRT的第一行第一列（X=0，Y=0）处（约为两个行周期）。

2、彩色信号的生成本设计中采用3位数字表达式R、G、B（纯数字方式）三种基色，可以显示8中颜色，表三是此八种颜色的对应的编码电平。

利用数字逻辑关系将R、G、B进行逻辑运算便可得到显示的图形。

表三颜色编码3、显示控制模块经编译后的彩条信号经过显示模块处理后送到显示器进行显示。

利用行、场同步信号的计数器，在图像有效区间内按照图片的大小划定行和列的起始坐标和终止坐标。

本设计使用和行、场计数器相同频率的时钟信号作为图像地址计数器的时钟，当扫描信号到达显示图片的区间时，图像地址计数器开始计数，同时从相应位置读出数据送往显示器进行显示，显示模块的输出直接连到VGA的接口。

在设计中还增加了一个模式选择按键MD，用来控制图像的显示模式，本设计中共有6中显示变化的图像如表4所示。

表4 彩色信号发生器的显示模式三、软件设计本设计采用Altera公司的EDA软件0uartusII，采用VHDL语言进行软件程序的编写，来实现VGA彩条信号显示控制器的设计。

流程图为具体程序为：LIBRARY IEEE; -- VGA显示器彩条发生器USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COLOR ISPORT ( CLK, MD : IN STD_LOGIC;HS, VS, R, G, B : OUT STD_LOGIC );-- 行场同步/红，绿，蓝END COLOR;ARCHITECTURE behav OF COLOR ISSIGNAL HS1,VS1,FCLK,CCLK : STD_LOGIC;SIGNAL MMD : STD_LOGIC_VECTOR(1 DOWNTO 0);-- 方式选择SIGNAL FS : STD_LOGIC_VECTOR (3 DOWNTO 0);SIGNAL CC : STD_LOGIC_VECTOR(4 DOWNTO 0); --行同步/横彩条生成SIGNAL LL : STD_LOGIC_VECTOR(8 DOWNTO 0); --场同步/竖彩条生成 SIGNAL GRBX : STD_LOGIC_VECTOR(3 DOWNTO 1);-- X横彩条SIGNAL GRBY : STD_LOGIC_VECTOR(3 DOWNTO 1);-- Y竖彩条SIGNAL GRBP : STD_LOGIC_VECTOR(3 DOWNTO 1);SIGNAL GRB : STD_LOGIC_VECTOR(3 DOWNTO 1);BEGINGRB(1) <= (GRBP(1) XOR MD) AND HS1 AND VS1;GRB(2) <= (GRBP(2) XOR MD) AND HS1 AND VS1;GRB(3) <= (GRBP(3) XOR MD) AND HS1 AND VS1;PROCESS( MD )BEGINIF MD'EVENT AND MD = '0' THENIF MMD = "10" THEN MMD <= "00";ELSE MMD <= MMD + 1;END IF; --三种模式END IF;END PROCESS;PROCESS( MMD )BEGINIF MMD = "00" THEN GRBP <= GRBX; -- 选择横彩条ELSIF MMD = "01" THEN GRBP <= GRBY; -- 选择竖彩条ELSIF MMD = "10" THEN GRBP <= GRBX XOR GRBY; --产生棋盘格 ELSE GRBP <= "000";END IF;END PROCESS;PROCESS( CLK )BEGINIF CLK'EVENT AND CLK = '1' THEN -- 12MHz 13分频IF FS = 12 THEN FS <= "0000";ELSE FS <= (FS + 1);END IF;END IF;END PROCESS;FCLK <= FS(3); CCLK <= CC(4);PROCESS( FCLK )BEGINIF FCLK'EVENT AND FCLK = '1' THENIF CC = 29 THEN CC <= "00000";ELSE CC <= CC + 1;END IF;END IF;END PROCESS;PROCESS( CCLK )BEGINIF CCLK'EVENT AND CCLK = '0' THENIF LL = 481 THEN LL <= "000000000";ELSE LL <= LL + 1;END IF;END IF;END PROCESS;PROCESS( CC,LL )BEGINIF CC > 23 THEN HS1 <= '0'; --行同步ELSE HS1 <= '1'; END IF;IF LL > 479 THEN VS1 <= '0'; --场同步ELSE VS1 <= '1'; END IF;END PROCESS;PROCESS(CC, LL)BEGINIF CC < 3 THEN GRBX <= "111"; -- 横彩条ELSIF CC < 6 THEN GRBX <= "110";ELSIF CC < 9 THEN GRBX <= "101";ELSIF CC < 12 THEN GRBX <= "100";ELSIF CC < 15 THEN GRBX <= "011";ELSIF CC < 18 THEN GRBX <= "010";ELSIF CC < 21 THEN GRBX <= "001";ELSE GRBX <= "000";END IF;IF LL < 60 THEN GRBY <= "111"; -- 竖彩条ELSIF LL < 120 THEN GRBY <= "110";ELSIF LL < 180 THEN GRBY <= "101";ELSIF LL < 240 THEN GRBY <= "100";ELSIF LL < 300 THEN GRBY <= "011";ELSIF LL < 360 THEN GRBY <= "010";ELSIF LL < 420 THEN GRBY <= "001";ELSE GRBY <= "000";END IF;END PROCESS;HS <= HS1 ; VS <= VS1 ;R <= GRB(2) ;G <= GRB(3) ; B <= GRB(1); END behav;四、系统测试采用Cylone系列FPGA器件为硬件平台进行系统测试，芯片型号为EP2C5T144C8。