《EDA技术与电子综合设计》上机操作试题一

EDA考试题目+答案

简答：1.VHDL中变量与信号的主要区别一、变量是一个局部量，只能在进程和子程序，无延时，立即发生，主要作用是在进程中作为临时的数据存储单元。

从VHDL语句功能和行为仿真来看，信号与变量的差异主要表现在接受信息的方式和信息保持与传递的区域大小上。

（1）如：信号可以设置传输延迟量，而变量则不能；（2）如：信号可作为模块间的信息载体，如在结构体中个进程间传递信息；变量只能作为局部的信息载体，如只能在所定义的进程中有效。

（3) 变量的设置有时只是一种过渡，最后的信息传输和界面间的通信都是靠信号来完成综合后的信号将对应更多的硬件结构。

2.ASIC、FPGA、EDA、ISP的含义ASIC：专用集成电路FPGA：可编程逻辑器件EDA：电子设计自动化ISP：因特网服务提供商3.常用的库的名称（IEEE STD WORK VITAL）5.进程语句的特点（1）进程与进程，或其它并行语句之间的并行性，体现硬件电路并行运行特征。

（2）进程内部的顺序语句具有顺序与并行双重性。

顺序行为体现硬件的逻辑功能，并行行为体现硬件特征。

进程内部使用顺序语句，对一个系统进行算法、行为和逻辑功能进行描述，可以具有高抽象性的特点，可以与具体的硬件没有关联。

这种顺序仅是指语句执行上的顺序（针对于HDL的行为仿真），并不意味着PROCESS语句在综合后所对应的硬件逻辑行为也同样具有顺序性。

VHDL程序无法进行诸如软件语言那样的“单步”调试，因为整个程序是一个整体，不能割裂每一句，只能通过仿真波形来了解程序的问题。

（3）进程有启动与挂起两种状态。

（4）进程与进程，或其它并行语句之间通过信号交流。

（5）时序电路必须由进程中的顺序语句描述，而此顺序语句必须由不完整的条件语句构成。

推荐在一个进程中只描述针对同一时钟的同步时序逻辑，而异步时序逻辑或多时钟逻辑必须由多个进程来表达。

6.实体定义时端口方向OUT与BUFFER有何不同?OUT：输出端口。

定义的通道为单向输出（写）模式，即通过此端口只能将实体内的数据流向外部。

(完整版)EDA技术试题库

EDA试题库建设[70%基础题，20%中档题，10%提高题（试题容量：20套试卷，其中每套试题填空题10空（每空2分），选择题10题（每题2分）），简答题4题（每题5分），分析题2题（每题10分），设计题2题（每题10分）。

]基础题部分填空题（140空）1．一般把EDA技术的发展分为（CAD）、（CAE）和（EDA）三个阶段。

2．EDA设计流程包括（设计准备）、（设计输入）、（设计处理）和（器件编程）四个步骤。

3．时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为（功能仿真）。

4．VHDL的数据对象包括（变量）、（常量）和（信号），它们是用来存放各种类型数据的容器。

5．图形文件设计结束后一定要通过（仿真），检查设计文件是否正确。

6．以EDA方式设计实现的电路设计文件，最终可以编程下载到（FPGA）或者（CPLD）芯片中，完成硬件设计和验证。

7．MAX+PLUS的文本文件类型是（.VHD）。

8．在PC上利用VHDL进行项目设计，不允许在（根目录）下进行，必须在根目录为设计建立一个工程目录。

9．VHDL源程序的文件名应与（实体名）相同，否则无法通过编译。

10.常用EDA 的设计输入方式包括（文本输入方式）、（图形输入方式）、（波形输入方式）。

11.在VHDL 程序中，（实体）和（结构体）是两个必须的基本部分。

12.将硬件描述语言转化为硬件电路的重要工具软件称为（HDL 综合器）。

13、VHDL 的数据对象分为（常量）、（变量）和（信号）3 类。

14、VHDL 的操作符包括（算术运算符）和（符号运算符）。

15、常用硬件描述语言有（Verilog HDL）、（AHDL）以及（VHDL）。

16、VHDL基本语句有（顺序语句）、（并行语句）和属性自定义语句。

17、VHDL 同或逻辑操作符是（XNOR）。

18、原理图文件类型后缀名是（.GDF），Verilog HDL语言文本文件类型的后缀名是（.V ）。

电子科技大学EDA上机试题

电子科技大学第三届研究生EDA 竞赛上机试题（180分钟）1、编写程序，实现下面功能。

假设某汽车尾灯左、右各有3个，从中间开始编号，分别用L1、L2、L3，R1、R2、R3表示。

当汽车转向时，按L1→L1L2→L1L2L3→全灭→L1（或R1→R 1R2→R 1R2R3→全灭→R 1）次序循环亮，亮持续为1秒（全灭时间持继0.5秒）；当汽车刹车时，所有尾灯同时以2Hz 的频率闪烁；正常行驶时，所有尾灯灭。

输入信号有左、右转向和刹车。

2、编写程序，实现自动测频测周功能。

测量方法如下：当被测数字信号频率高于1K ，为频率测量方式，测量方法是以100Hz 标准时钟作为门限，对其计数即可；当被测数字信号频率低于1K 为周期测量方式，测量方法是以被测信号作为门限，对10K 标准时钟信号计数即可。

（要求输入为Clk_in 和Clk10KHz ，输出为测量方式Mode 和输出值Clk_out ，对被测信号Clk_in 分为1M 和5Hz 两种情况仿真即可）3、设计PCM30基群帧同步电路，系统结构如下：输入输出信号说明：DA TA ：输入串行码流，速率为2.04Mb/S ；CLK ：输入时钟，频率为2.04MHz ；DA CLK FLOSS被测信号Clk_in位）/FLOSS ：输出失步信号，低电平有效。

电路功能说明：1）．输入码流DATA，速率为2.04Mb/S；每帧256bit，其中前8bit为帧同步码；偶数帧的帧同步码为10011011，奇数帧的帧同步码为110XXXXX（X为任意值）。

2）．系统初始状态为失步态，失步信号FLOSS输出低电平，电路在输入码流里逐比特搜寻同步码，当搜寻到第一个偶帧同步码后，电路转为逐帧搜寻，当连续三帧均正确地搜寻到同步码后，系统状态转为同步态，失步信号输出高电平；否则电路重新进入逐比特搜寻状态。

3）．系统处于同步态后，当连续四帧检出的同步码均错误，则系统转为失步态，失电路时序说明：（1）输入信号DATA与CLK的时序关系（2）同步过程时序与DA TA的帧结构实验报告内容1.设计思路概述2.总体设计框图及详细说明3.时序说明4.模块设计框图、引脚说明、相关时序5.代码及必要注释6.仿真结果7.结论8.其它需要说明的内容。

《EDA技术及电子电路PCB设计》实操考核题

广东理工职业学院2010-2011学年第一学期《EDA技术及电子电路PCB设计》实操考核题考试时间：120分钟说明：考生根据试题要求完成作图，并将答案保存在考生文件夹中。

文件夹名称以本人学生证后3位阿拉伯数字+姓名来命名，如12345678张三。

第一题抄画电路原理图（30分）1、在考生文件夹中，新建一个以自己名字拼音命名的PCB项目文件。

例如：考生李四的文件名为：LISI.PRJPCB。

然后在其内新建一个原理图文件，命名为“数码抢答器电路.SchDoc”。

2、设计图纸大小为A4，水平放置，工作区颜色为18号色，边框颜色为3号色。

3、绘制标题栏如样图1所示。

其中边框直线为小号直线，颜色为3号，文字大小为16磅，颜色为黑色，字体为仿宋——GB2312。

4、抄画“数码抢答器电路”。

图1.模板标题栏第二题原理图库操作（12分）1、在考生的PCB项目中新建原理图库文件，命名为schlib1.schlib。

2、在schlib1.schlib库文件中新建样图2所示的带子件的新元件，元件命名为SN74F27D。

其中第7、14号引脚分别为GND、VDD。

3、保存结果。

第三题 PCB库操作（13分）在考生的设计文件中新建PCBLIB1.PcbLib文件，根据图3参数设计要求创建SN74F27D 元件封装，命名为DIP14。

单位：inches (millimeters)。

第四题制图（45分）1、选择合适的电路板尺寸制作电路板边，要求一定要选择国家标准。

2、在数码抢答器电路.PcbDoc中制作电路板，要求根据电路给出的电流分配关系与电压大小，选择合适的导线宽度和线距。

3、要求选择合适的管脚封装，如果和标准库中的不一致或没有时，要进行修改或新建。

4、保存结果。

图3.DIP14图4.数码抢答器电路。

EDA考试题目和答案

设计实验与考核1、设计一个带计数使能、异步复位、带进位输出的增1六位二进制计数器，计数结果由共阴极七段数码管显示。

答：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter isport(clk,clk1,en,clr:in std_logic;ledout:out std_logic_vector(6 downto 0);scanout,scanout1,co:out std_logic);end counter;architecture a of counter issignal cnt:std_logic_vector(7 downto 0);signal led:std_logic_vector(6 downto 0);signal scan:std_logic;signal hex:std_logic_vector(3 downto 0);beginprocess(clk)beginif(clk'event and clk='1')thenif en='1'thenif clr='1'thencnt<=(others=>'0');elseif cnt="00111111"thencnt<="00000000";co<='1';elsecnt<=cnt+'1';co<='0';end if;end if;end if;end if;end process;process(clk1)beginif clk1'event and clk1='1'thenscan<=not scan;end if;Scanout=scan;Scanout1=not scan;end process;ledout<=not led;hex<=cnt(7 downto 4) when scan='1'else cnt(3 downto 0);with hex selectled<="1111001"when"0001","0100100"when"0010","0110000"when"0011","0011001"when"0100","0010010"when"0101","0000010"when"0110","1111000"when"0111","0000000"when"1000","0010000"when"1001","0001000"when"1010","0000011"when"1011","1000110"when"1100","0100001"when"1101","0000110"when"1110","0001110"when"1111","1000000"when others;end a;2、设计一个带计数使能、同步复位、带进位输出的增1二十进制计数器，计数结果由共阴极七段数码管显示。

《EDA技术应用》(通05)上机考试题

《EDA实习》（机07、机电07、机G091）设计题目1、利用EWB软件设计一个“计数、译码、显示”电路，要求用集成电路芯片完成，计数器为70进制；显示用七段数码管。

实现该电路并仿真分析。

2、用EWB软件设计一个单管共射放大电路，要求放大倍数大于60倍，输入信号为f=1KHz、 Vip-p=50mv的正弦波信号。

利用虚拟示波器观察输出波形并测量幅值和周期。

3、用EWB软件设计一个运放加法电路，两路输入分别为3V和1V的直流信号，要求用利用电压表测输入信号，用示波器测输出信号。

将此电路生成子电路，并以“yfjfdl”命名。

4、用EWB软件设计一个集成运放两级放大电路，第一级为同相比例运算电路，放大3倍，第二级为反相比例运算电路，放大2倍。

输入为0.5V的直流信号，要求用利用电压表测输入信号，用示波器测输出信号。

5、用EWB软件设计4选1数据选择器，要求有使能控制输入端，当其为低电平时，选择器工作，否则不工作，实现该电路并仿真分析。

6、用EWB软件设计一个抢答电路，8路选手，要求显示选手的编号（分别是0～7）。

提示：可以利用优先编码器74148，显示用七段数码管。

实现该电路并仿真分析。

7、利用MAXPLUSII软件中的GDF设计一个4选1数据选择器（使用分立元件设计，不能使用库现成的集成数据选择器），要求有使能控制输入端，当其为低电平时，选择器工作，否则不工作；实现该电路并仿真分析。

8、利用MAXPLUSII软件中的GDF设计一个60进制计数器（可以使用库中的集成计数器芯片），要求CP为秒脉冲，并可以显示，实现该电路并仿真分析。

9、利用MAXPLUSII软件中的GDF设计一个1位全加器电路，要求使用顶层系统调用底层系统的方法，该全加器由2个半加器和一个OR门构成。

实现该电路并仿真分析。

10、利用MAXPLUSII软件中的GDF设计一个2－4译码器，要求有使能控制输入端，当其为低电平时，译码器工作，否则不工作；输出为原码（高电平），实现该电路并仿真分析。

EDA技术考试试卷

《EDA技术》上机考试试卷****班（90分钟）直接将答案敲写在试卷上（个别题除外，看清题目说明）答题完成后，使用“文件”菜单中的“另存为”选项，将此试卷另保存为“学号后两位+姓名.DOC”文件（例如 01王五.DOC ），并且将改好名字的文件放置到D盘考生文件夹中去，考生文件夹同样以命名为“学号后两位+姓名”。

最后将该文件夹上传到交卷机，完成交卷。

一、填空题1、结构体有三种描述方式，分别是( 行为 )描述、( 数据流 )描述和( 控制 )描述。

2、构成一个完整的VHDL语言程序的五个基本结构，其包括配置、库、程序包，还有（结构体）、（实体）。

3、VHDL的数据对象包括（常量）、（变量）和（信号），它们是用来存放各种类型数据的容器。

4、图形文件的扩展名是（ .gdf ）；使用VHDL语言，文本设计文件的扩展名是（ .vhd ）。

5、给信号赋值的赋值语句是（ <= ），给变量赋值的赋值语句是（:= ）。

二、选择题1、在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是（B ）。

A. PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。

B. 敏感信号参数表中，不一定要列出进程中使用的所有输入信号；C.进程由说明部分、结构体部分、和敏感信号三部分组成；D.当前进程中声明的变量不可用于其他进程2、一个项目的输入输出端口是定义在（ A）A. 实体中；.B. 结构体中；C. 任何位置；D. 进程中。

3、MAXPLUS2中编译VHDL源程序时要求(C )A. 文件名和实体可以不同名；B. 文件名和实体名无关；C. 文件名和实体名要相同；D. 不确定。

4、下面不属于顺序语句的是( C )A. IF语句；B. LOOP语句；C. PROCESS语句；D. CASE语句。

5、下列标识符中，（ B）是不合法的标识符。

A. State0B. 9moonC. Not_Ack_0D. signall三、VHDL程序改错：找出下列程序错误之处并加以修改，直至无错为止。

EDA考试题题库及答案

EDA考试题题库及答案一、选择题1.一个项目的输入输出端口是定义在(A)A、实体中；B、结构体中；C、任何位置；D、进程中。

2.QuartusII中编译VHDL源程序时要求(C)A、文件名和实体可以不同名；B、文件名和实体名无关；C、文件名和实体名要相同；D、不确定。

3.VHDL语言中变量定义的位置是(D)A、实体中中任何位置；B、实体中特定位置；C、结构体中任何位置；D、结构体中特定位置。

4.可以不必声明而直接引用的数据类型是(C)A、STD_LOGIC；B、STD_LOGIC_VECTOR；C、BIT；D、ARRAY。

5.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是(C)A、FPGA全称为复杂可编程逻辑器件；B、FPGA是基于乘积项结构的可编程逻辑器件；C、基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D、在Altera公司生产的器件中，MAX7000系列属FPGA结构。

6.下面不属于顺序语句的是(C)A、IF语句；B、LOOP语句；C、PROCESS语句；D、CASE语句。

7.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，实体体描述的是(A)A、器件外部特性；B、器件的内部功能；C、器件的综合约束；D、器件外部特性与内部功能。

8.进程中的信号赋值语句，其信号更新是(C)A、按顺序完成；B、比变量更快完成；C、在进程的最后完成；D、都不对。

9.在EDA工具中，能完成在目标系统器件上布局布线软件称为(C)A、仿真器B、综合器C、适配器D、下载器10.VHDL常用的库是(A)A、IEEE；B、STD；C、WORK；D、PACKAGE。

11.在VHDL中，用语句(D)表示clock的下降沿。

A、clock'EVENT；B、clock'EVENT AND clock='1'；C、clock='0'；D、clock'EVENT AND clock='0'。

EDA 参考试题

1. 描述项目具有的逻辑功能的是（ B ）。

A. 实体B. 结构体C. 配置D. 进程2. 不符合1987VHDL标准的标识符是（ D ）。

A. a2b2B. a1b1C. ad12D. %503. Protel99 SE中，在放置元器件封装过程中，按（ C）键使元器件封装从顶层移到底层。

A. XB. YC. LD. 空格键4. VHDL运算符优先级的说法正确的是（ A ）。

A. NOT的优先级最高B. AND和NOT属于同一个优先级C. NOT的优先级最低D. 前面的说法都是错误的5. 转换函数TO_BITVECTOR(A)的功能是（ C ）。

A. 将TIME转换为BIT_VECTORB. 将REAL转换为BIT_VECTORC. 将STDLOGIC_VECTOR转换为BIT_VECTORD. 前面的说法都错误6. VHDL文本编辑中编译时出现这样的报错信息，“Error: VHDL syntax error: choice value length must match selector expression_r value length”，其错误原因是（ A ）。

A. 表达式宽度不匹配。

B. 错将设计文件存入了根目录，并将其设定成工程。

C. 设计文件的文件名与实体名不一致。

D. 程序中缺少关键词。

7. Protel99 SE中，初始状态的设置有三种途径：“.IC”设置，“.NS”设置和定义元器件属性。

在电路仿真中，如有这三种共存时，在分析中优先考虑的是（ C ）。

A. “.IC”设置B. “.NS”设置C. 定义元器件属性D. 不清楚8. 下面对利用原理图输入设计方法进行数字电路系统设计的描述中，那一种说法是不正确的（B）。

A. 原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；B. 原理图输入设计方法一般是一种自底向上的设计方法；C. 原理图输入设计方法无法对电路进行功能描述；D. 原理图输入设计方法也可进行层次化设计。

EDA技术试卷试题库题集.docx

[70%基础题， 20%中档题， 10%提高题（试题容量： 20 套试卷，其中每套试题填空题 10 空（每空 2 分），选择题 10 题（每题 2 分）），简答题 4 题（每题 5 分），分析题 2 题（每题 10 分），设计题 2 题（每题 10 分）。

]基础题部分填空题（ 140 空）1．一般把EDA技术的发展分为（CAD）、（ CAE）和（ EDA）三个阶段。

2． EDA 设计流程包括（设计准备）、（设计输入）、（设计处理）和（器件编程）四个步骤。

3．时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真 , 因此又称为（功能仿真）。

4． VHDL的数据对象包括（变量）、（常量）和（信号），它们是用来存放各种类型数据的容器。

5．图形文件设计结束后一定要通过（仿真），检查设计文件是否正确。

6．以 EDA方式设计实现的电路设计文件，最终可以编程下载到（FPGA）或者（ CPLD）芯片中，完成硬件设计和验证。

7． MAX+PLUS的文本文件类型是（.VHD）。

8．在 PC上利用 VHDL进行项目设计，不允许在（根目录）下进行，必须在根目录为设计建立一个工程目录。

9． VHDL源程序的文件名应与（实体名）相同，否则无法通过编译。

10.常用 EDA 的设计输入方式包括（文本输入方式）、（图形输入方式）、（波形输入方式）。

11.在 VHDL 程序中，（实体）和（结构体）是两个必须的基本部分。

12. 将硬件描述语言转化为硬件电路的重要工具软件称为（HDL综合器）。

13、 VHDL 的数据对象分为（常量）、（变量）和（信号） 3 类。

14、 VHDL 的操作符包括（算术运算符）和（符号运算符）。

15、常用硬件描述语言有（Verilog HDL）、（AHDL）以及（VHDL）。

16、 VHDL基本语句有（顺序语句）、（并行语句）和属性自定义语句。

17、 VHDL 同或逻辑操作符是（XNOR）。

EDA技能考试题目及评分标准

乐山师范学院物电系EDA实验技能考试试题题一1位全加器原理图输入设计题目要求：一、口头回答该实验中各端口信号的涵义。

（50分）二、实验操作（５０分）1、设计如图1所示的半加器，封装后作为1位全加器的底层元件。

2、设计如图2所示的一位全加器，进行编译综合仿真操作，分析仿真波形。

3、下载进行硬件测试。

（提示：选实验电路模式5，键1、键2、键3（PIO0/1/2）分别接ain、bin、cin；发光二极管D2、D1（PIO9/8）分别接sum和coun。

）图1图2题二2选1多路选择器VHDL设计题目要求：一、口头回答该实验中各端口信号的涵义。

（50分）二、实验操作（５０分）1、按照文本设计的操作流程，根据2选1多路选择器的工作原理，编写2选1的VHDL 源程序（参考所附代码）。

做出仿真波形，下载进行硬件测试。

部分参考代码：PROCESS (a,b,s)BEGINIF s = '0' THENy <= a ;ELSE y <= b ;END IF;END PROCESS;2、选实验电路模式5，键1、键2、键3为输入信号a、b、s。

输出信号y锁定在目标芯片的20引脚。

题三D触发器的VHDL设计题目要求：一、口头回答该实验中各端口信号的涵义。

（50分）二、实验操作（５０分）1、按MAX+plusⅡ的文本输入设计方法与流程完成D触发器的VHDL设计、软件编译、仿真分析、硬件测试及详细实验过程。

部分参考代码：ARCHITECTURE bhv OF DFF1 ISSIGNAL Q1 : STD_LOGIC ; --类似于在芯片内部定义一个数据的暂存节点 BEGIN PROCESS (CLK)BEGINIF CLK'EVENT AND CLK = '1' THENQ1 <= D ;END IF;Q <= Q1 ; --将内部的暂存数据向端口输出END PROCESS ;END bhv;2、锁定引脚、编译并编程下载。

EDA技术EDA技术试卷(练习题库)(2023版)

EDA技术EDA技术试卷(练习题库)1、个项目的输入输出端口是定义在（）。

2、描述项目具有逻辑功能的是（）。

3、关键字ARCHITECTURE定义的是。

4、 MAXPLUSII中编译VHDL源程序时要求（）。

5、 1987标准的VHDL语言对大小写是（）。

6、关于1987标准的VHDL语言中，标识符描述正确的是（）。

7、符合1987VHDL标准的标识符是（）。

8、 VHDL语言中变量定义的位置是（）。

9、 VHDL语言中信号定义的位置是（）。

10、变量是局部量可以写在（）。

11、变量和信号的描述正确的是（）。

12、关于VHDL数据类型，正确的是（）。

13、下面数据中属于实数的是（）。

14、下面数据中属于位矢量的是（）。

15、可以不必声明而直接引用的数据类型是（）。

16、 STD_LOGIG_1164中定义的高阻是字符（）。

17、 STD_LOGIG_1164中字符H定义的是（）。

18、使用STD_LOGIG_1164使用的数据类型时（）。

19、 VHDL运算符优先级的说法正确的是（）。

20、如果a=1，b=0，则逻辑表达式（aANDb）OR（NOTbANDa）的值是（）。

21、不属于顺序语句的是（）。

22、正确给变量X赋值的语句是（）。

23、 EDA的中文含义是（）。

24、 EPF10K20TC144-4具有多少个管脚（）。

25、如果a=1，b=1，则逻辑表达式（aXORb）OR（NOTbANDa）的值是（）。

26、 MAX+PLUSII的，数据类型为std_logic_vector，试指出下面那个30、在一个VHDL，数据类型为integer，数据范围0to127，下面哪个赋31、下列那个流程是正确的基于EDA软件的FPGA/CPLD和变量的说法，哪一个是不正确的：（）。

33、下列语句中，不属于并行语句的是：（）。

34、（）在EDA工具中，能将硬件描述语言转换为硬件电路的重要工具软件称为。

35、不是操作符号它只相当与作用" target="_blank">在VHDL的CASE语句中，条件句中的“=>”不是操作符号，它只相当与（）作用。

EDA试卷一

一、填空题(本大题共10小题，每空1分，共20 分)1．一般把EDA技术的发展分为MOS时代、CMOS时代和ASIC 三个阶段。

2．EDA设计流程包括设计输入、设计实现、实际设计检验和下载编程四个步骤。

3．EDA设计输入主要包括图形输入、HDL文本输入和状态机输入。

4．时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为功能仿真。

5．VHDL的数据对象包括变量、常量和信号，它们是用来存放各种类型数据的容器。

6．图形文件设计结束后一定要通过仿真，检查设计文件是否正确。

7．以EDA方式设计实现的电路设计文件，最终可以编程下载到FPGA 和CPLD 芯片中，完成硬件设计和验证。

8．MAX+PLUS的文本文件类型是（后缀名）.VHD 。

9．在PC上利用VHDL进行项目设计，不允许在根目录下进行，必须在根目录为设计建立一个工程目录（即文件夹）。

10．VHDL源程序的文件名应与实体名相同，否则无法通过编译。

二、选择题：(本大题共5小题，每小题3分，共15 分)。

1．IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。

AA .软IP B.固IP C.硬IP D.都不是2．综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。

DA.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。

3．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。

EDA技术与应用-上机考试题

《EDA技术应用》上机考试题1、基于Quartus II软件，用图形设计方式设计一个4选1数据选择器（使用分立元件设计，不能使用软件自带库里现成的集成数据选择器），要求有使能控制输入端，当其为低电平时，选择器工作，否则不工作。

实现该电路并仿真分析。

4选1数据选择器原理图仿真图由真值表写出输出逻辑表达式2、基于Quartus II软件，用VHDL语言设计一个20进制计数器，要求该计数器有异步清零端CR，低电平有效；同步置数端LD，低电平有效。

实现该电路并仿真分析。

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jyx isport (clk,LD,R: in std_logic;A:in std_logic_vector (4 downto 0);Q:buffer std_logic_vector(4 downto 0);co:out std_logic);end jyx;architecture a of jyx isbeginco<='1' when(Q="10011") else'0';process(clk,R)beginif R='0' then Q<="00000";elsif(clk'event and clk='1') thenif LD='0' then Q<=A;elsif Q="10011" then Q <= "00000" ;else Q <= Q + 1;end if;end if;end process;end a;3、用Multisim软件设计一个加法电路，该加法电路有两路输入：一路输入为峰－峰值为8V的正弦交流信号，频率为1KHz；另一路输入可通过开关进行切换，分别是幅值2V、频率1KHz的正弦交流信号和幅值2V、频率1000Hz的方波信号。

《电子EDA技术》考核考试试题一

《电子EDA技术》考核试题一一、填空题。

(每题3分，共24分)1.开始任何设计前，必须先新建文件，新建方法是执行菜单命令2.放大窗口时，按下键盘上的键，缩小窗口时，按下键盘上的键。

3.可视栅格可以设置为mil。

4.元件处于浮动状态时，按下键可以打开元件属性对话框。

5.在元件处于浮动状态时，连续按键可以实现元件的旋转操作，按键可以使元件在水平方向左右翻转，按键可以使元件在垂直方向上下翻转。

6.层次性原理图的设计方法有两种，一种是，一种是。

7.网络表由部分和部分两部分组成。

层。

二、判断题。

（对的打“√”，错的打“×”，每题2分，共20分）1．原理图设计的第一步是新建原理图文件。

（）2．因为不知道要用多少元件，所以最好尽可能多地载入元件库备用。

（）3．在原理图编辑器中，若某个元件旁边出现了一条粉色波浪线，说明该元件编号重复了，提示操作者进行修改。

（）4．在对对象进行任何操作之前，都必须先选中该操作对象。

（）5．网络标号不具有电气特性。

（）6．单面PCB板布线时，铜箔导线应分布在Top Layer层，且导线颜色默认为蓝色。

（）7．PCB板自动布线结果中，若某导线拐角呈现45°，也是符合布线规则的，不需手工修改走线。

（）8．PCB编辑器中元件布局时，可以将元件布局在Keep-Out Layer 层。

（）9．对于元件外形和管脚排列比较规范的元件，可以采用向导法创建元件封装。

（）10．PCB板布线时，导线越细越好。

（）三、简答题。

（每题8分，共16分）1.简要叙述Protel DXP软件主窗口中文件菜单、编辑菜单、查看菜单、项目管理菜单、放置菜单的主要功能。

2.请写出以下常见元器件的英文名称及常用封装系列。

四.上机操作题。

（每题20分，共40分）1. 上机绘制如下图所示的原理图元件，并命名为IC1114。

2.利用向导法制作如下图所示的电感封装L201，其中焊盘参数如下：X Size=2.5mm, Y Size=1.2mm,Hole Size=0.9mm。

（完整word版）EDA技术题库

（完整word版）EDA技术题库EDA技术题库⼀．填空题1. Verilog 的基本设计单元是模块。

它是由两部分组成，⼀部分描述接⼝；另⼀部分描述逻辑功能，即定义输⼊是如何影响输出的。

2. ⽤assign 描述的语句我们⼀般称之为组合逻辑，并且它们是属于并⾏语句，即于语句的书写次序⽆关。

⽽⽤always 描述的语句我们⼀般称之为组合逻辑或时序逻辑，并且它们是属于串⾏语句，即于语句的书写有关。

3．在case 语句中⾄少要有⼀条default 语句。

4. 已知x=4'b1001,y=4 '0110,则x的4位补码为4'b1111,⽽y的4位的补码为4 'b0110。

5. 两个进程之间是并⾏语句。

⽽在Always 中的语句则是顺序语句。

6. 综合是将⾼层次上描述的电⼦系统转换为低层次上描述的电⼦系统，以便于系统的具体硬件实现。

综合器是能⾃动将⾼层次的表述（系统级、⾏为级）转化为低层次的表述（门级、结构级）的计算机程序7. 设计输⼊的⽅式有原理图、硬件描述语⾔、状态图以及波形图。

8. 按照仿真的电路描述级别的不同，HDL 仿真器可以完成：系统级仿真，⾏为级仿真，RTL 级仿真，门级（时序）仿真。

按照仿真是否考虑硬件延时分类，可以分为：功能仿真和时序仿真。

仿真器可分为基于元件（逻辑门）仿真器和基于HDL语⾔的仿真器9. IP核是知识产权核或知识产权模块，在EDA技术中具有⼗分重要的地位。

半导体产业的IP定义为⽤于ASIC或FPGA中的预先设计好的电路功能模块。

IP分为软IP、固IP和硬IP。

10. 可编程逻辑器件PLD是⼀种通过⽤户编程或配置实现所需逻辑功能的逻辑器件，也就是说⽤户可以根据⾃⼰的需求，通过EDA开发技术对其硬件结构和⼯作⽅式进⾏重构，重新设计其逻辑功能11. 两种可编程逻辑结构是基于与- 或阵列可编程结构（乘积项逻辑可编程结构）、基于SRAM 查找表的可编程逻辑结构12. PLD按集成度分类：简单PLD复杂PLD按结构分类：基于“与-或”阵列结构的器件、基于查找表结构的器件；从编程⼯艺上分类：熔丝型、反熔丝型、EPROh型、EEPRO型、SRAM 型、Flash 型13. Verilog 的端⼝模式有三种：输⼊端⼝、输出端⼝、双向端⼝，对应的端⼝定义关键词分别是：input 、output 、inout14. Verilog 中常⽤有两种变量：寄存器型变量（⽤reg 定义）、⽹线型变量（⽤wire 定义）15. Verilog 有两种赋值⽅式：阻塞式赋值（=）、⾮阻塞式赋值（<=）16. Verilog 有四种循环语句：for 语句、repeat 语句、while 语句、forever 语句17.Verilog 的描述风格：RTL 描述、数据流描述、⾏为描述、结构描述18. 从状态机的信号输出⽅式上分，有Mealy 型和Moore 型两种状态机；从状态机的描述结构上分，有单过程状态机和多过程状态机；从状态机表达⽅式上分，有符号化状态机和确定状态编码的状态机；从状态机编码⽅式上分，有顺序编码状态机、⼀位热码编码状态机或其他编码⽅式状态机。

福建师范大学智慧树知到“电子信息工程”《EDA技术》网课测试题答案卷1

长风破浪会有时，直挂云帆济沧海。

住在富人区的她全文为Word 可编辑，若为PDF 皆为盗版，请谨慎购买！福建师范大学智慧树知到“电子信息工程”《EDA 技术》网课测试题答案（图片大小可自由调整）第1卷一.综合考核(共10题) 1.SOC 是System On Chip ，芯片系统的缩写。

() A.正确 B.错误2.状态机常用的编码方式有()。

A.顺序编码B.格雷编码C.约翰逊编码D.一位热码3.Verilog 语言的行为描述语句，如条件语句、赋值语句和循环语句类似于软件高级语言，便于学习和使用。

() A.正确B.错误4.Verilog HDL 支持赋值语句。

() A.正确B.错误5.仿真器按对设计语言的不同处理方式分为两类：编译型仿真器和解释型仿真器。

() A.正确B.错误6.ASIC 电路特点描述正确的是()。

A.周期长B.投入高C.功耗低D.省面积 7.CAD 是Computer Aided Design ，计算机辅助设计的缩写。

()A.正确B.错误8.时序仿真也叫后仿真。

()A.正确B.错误9.Synplify 是一种FPGA/CPLD 的逻辑综合工具。

()A.正确B.错误10.采用原理图方式的数字设计的可重用性、可移植要差一些。

()A.正确B.错误第1卷参考答案一.综合考核 1.参考答案：A2.参考答案：ABCD3.参考答案：A4.参考答案：A5.参考答案：A6.参考答案：ABCD7.参考答案：A8.参考答案：A9.参考答案：A10.参考答案：A。