Verilog基本语法2

assign MUX1=(sel == 2'b00) ? a :( (sel == 2'b01) ? b : ( ( sel == 2'b10) ? c : d) );
endmodule 错误表达： module mux4to1_wrong (MUX2, a, b, c, d,sel1,sel2); input a, b, c, d; input sel1,sel2; 为什么这种做法不对？？？？ output MUX2; wire MUX2; assign MUX2 = (sel1) ? b : a ;//画出电路逻辑图 assign MUX2 = (sel2) ? c : d;//为什么不能生成电路？？？
module mux2to1 (out, a, b, sel); input a, b, sel; output out; wire out; assign out=(sel)?b:a; endmodule 为什么不可以去掉assign ，直接使用out=(sel)?b:a; 赋值？ //去掉assign好像也可以描述相同的电路功能。
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4.1.3 连续赋值语句使用举例
wire buserr, z;
例1： assign buserr = Parity| (One & OP) ; 例2： assign z= (A|B) & (C|D) & (E|F) ; 例2中，只要右边的信号A、B、C、D、E或F的值变化， 右边整个表达式的逻辑将被刷新，结果Z将刷新为最 新值。
这两个赋值语句是并行执行的，与其书写的顺序无 关。只要信号A或者B或者Cin任何一个信号发生改变， 和信号Sum与高位进位信号Cout 的值就会立即相应的 进行刷新，跟代码的前后顺序无关。
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4.1.6 连续赋值语句的线与问题
正确表达：module mux4to1_right (MUX1, a, b, c, d,sel); output MUX1; input a, b, c, d; input [1:0] sel;
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边沿敏感的时序控制：@(posedge /negedge ) 可以说明信号(通常是时钟信号)有效沿是上升沿 (posedge)还是下降沿(negedge)。 只有在信号到达指定上升/下降边沿时,块内描述的电路 才刷新。 可以用关键字or指定多个参数，但是多个参数都必须 是边沿触发的。 边沿触发一般用来表达时序逻辑电路： 如常用时序逻辑电路表达方式： always @( posedge clk or posedge rst)
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4.3 阻塞赋值和非阻塞赋值
过程块内的赋值方式分为两类： 1) 阻塞性过程赋值(使用 = 符号) 2) 非阻塞性过程赋值(使用 <= 符号)
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练习-常见公司数字IC设计招聘题目
1.BLOCKING、NONBLOCKING 赋值的区 别。（南山之桥）
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知识点： 4.3.1 阻塞赋值 4.3.2 非阻塞赋值 4.3.3 过程赋值的比较示例 4.3.4 过程块的并行执行情况 4.3.5 两种不同过程赋值语句的区别 4.3.6 数据类型对应的电路模型 4.3.7 过程赋值语句的限制 4.3.8 常见过程块的线与问题
endmodule
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错误原因-犯了线与错误 答案： 线与逻辑是两个输出信号直接相连，实现与的功 能。在CMOS工艺下，线与会使灌电流过大，而烧坏 逻辑门。要用oc门或者od门来实现。
（还可以继续深入下去：为什么oc门和od门可以实现线 与逻辑？如何实现？）
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练习-常见公司数字IC设计招聘题目 1.什么是"线与"逻辑，要实现它，在硬件特性上有什么 具体要求？（汉王）
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4.2.6 过程块的边沿触发
用关键字posedge（上升沿）和negedge（下降沿）限定信号敏感边沿。 敏感表中可以有多个信号，用关键字or连接。 module reg_ adder (out, a, b, clk); input clk; input [2: 0] a, b; output [3: 0] out; reg [3: 0] out; reg [3: 0] sum; // 边沿触发，只有时钟信号clk到达上升沿（posedge）时， //块内描述的电路才刷新，将a和b进行加操作，然后赋给out always @( posedge clk) out <= a + b; endmodule
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在下一个例子中，目标是一个向量线网和一个标量线网的拼 接结果。
例 3：
wire Cout, Cin ;
wire [3:0] Sum, A, B; ... assign {Cout, Sum} = A + B + Cin; 因为A和B是4位宽，加操作的结果最大能够产生5位结果。 左端表达式的长度指定为5位(Cout 1位，Sum 4位)。赋值语句 因此促使右端表达式最右边的4位的结果赋给Sum，第5位(进 位)赋给Cout。
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4.2.4 过程块always的结构
例如：module adder (out, a, b); input [2: 0] a, b; output [3: 0] out; reg [3: 0] out;
always @( a or b) begin out = a + b; //过程块内语句描述电路功能： //包括过程块赋值语句（=、<=）和条件判断语句等 end endmodule 1.过程块内语句描述具体电路结构、功能； 2.过程块内语句多行用begin 、end引导； 3.用@(敏感量)来 控制 块里语句描述的电路 刷新条件，如例题中，将敏感量改 为always @( a) 与always @( a or b) 时电路刷新有什么不同？
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4.1.1 基本语法
持续赋值只能对线网net型信号进行赋值。 语法格式：
<assign> <net_name> = <expressions>;
例如： wire out; assign out = a & b; // 显式，推荐使用
wire inv = ~in; // 隐含，不推荐使用
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4.1.2 电路刷新动作的理解
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module mux2to1 (out, a, b, sel); input a, b, sel; output out; wire out; assign out=(sel)?b:a; endmodule 答案：去掉assign是可以描述电路功能。但是无法模拟出电路的不断刷新 的动作。 所以采用保留字assign，来模拟表达式左边信号out，随右边表达式信 号sel、a或者b的变化，而不断刷新的动作！
9Байду номын сангаас
4.1.4 连续赋值的目标类型
1.标量线网 2. 向量线网 3.线网向量的常数型一位选择 4.线网向量的常数型部分位选择 5.上述类型的任意的拼接运算结果
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4.1.5 连续赋值语句的并行执行情况
例：用连续赋值方式描述1位全加器 module FA_Df (A, B, Cin, Sum, Cout ) ;
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4.1.7 连续/持续赋值语法总结
可以用持续赋值语句描述组合逻辑。 持续赋值在过程块外部使用。 持续赋值只能对线网net型信号进行赋值。 即连续赋值语句左边的信号只能是线网型（wire）， 不能是寄存器类型（reg）。
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4.2 过程块与always块@(敏感量)解释
知识点： 4.2.1 过程(procedural)块 4.2.2 过程块的赋值对象要求 4.2.3 过程赋值的信号类型 4.2.4 过程块always的结构 4.2.5 过程块的电平触发 4.2.6 过程块的边沿触发
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4.3.1 阻塞赋值
赋值操作符是“=”的过程赋值是阻塞性过程赋值。例如，
RegA = 52; 是阻塞性过程赋值。 阻塞性过程赋值是顺序执行的，即写在前面的语句先执 行，写在后面的语句后执行。
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例1： … input A，B，Cin；output Cout； reg T1 , T2 , T3 ; //内部信号 reg Cout; always@ (A or B or Cin) begin T1 = A&B; T2 = B & Cin; T3 = A & Cin; Cout = T1 | T2 | T3; end …
input
output assign assign
A, B, Cin;
Sum, Cout ; Cout=(A&Cin)|(B&Cin)|(A&B) ; Sum =A^B^Cin;
endmodule
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用连续赋值方式描述1位全加器 (cont.) 在本例中，有两个连续赋值语句： assign assign Sum =A^B^Cin; Cout=(A&Cin)|(B&Cin)|(A&B) ;
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4.2.2 过程块的赋值对象要求
在过程块中的赋值称为过程赋值。
在过程赋值语句中表达式左边的信号必须是寄存器类型 （如reg类型）
在过程赋值语句等式右边可以是任何有效的表达式，数据 类型也没有限制。 如果一个信号没有声明则缺省为wire类型。使用过程赋值 语句给wire赋值会产生错误。
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连续赋值语句如何刷新呢? assign out=(sel)?b:a; 在上面的例子中，只要右边信号sel或a或b的值发生 了改变，EDA工具提取assign保留字，映射成左边信 号out能及时反应最新的逻辑结果。 用assign赋值 反应出这种不断刷新的过程，让建模 语句的描述与实际电路工作情况吻合！
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4.2.1 过程(procedural)块