DDFS技术实现(通信0401-宋政育-04211014)

基于FPGA的直接数字频率合成技术设计直接数字频率合成（ＤｉｒｅｃｔＤｉｇｉｔａｌＦｒａｑｕｅｎｃｙＳｙｎ-ｔｈｅｓｉｓ即ＤＤＦＳ，一般简称ＤＤＳ）是从相位概念出发直接合成所需波形的一种新的频率合成技术。

它在相对带宽、频率转换时间、相位连续性、正交输出、高分辨率以及集成化等一系列性能指标方面已远远超过了传统频率合成技术。

当累加器的Ｎ很大时，最低输出频率可达Ｈｚ、ｍＨｚ甚至μＨｚ。

也就是说：ＤＤＳ的最低合成频率接近于零频。

如果ｆｃ为５０ＭＨｚ, 那么当Ｎ为４８位时，其分辨率可达１７９ｎＨｚ。

转换时间最快可达１０ｎｓ的量级，这都是传统频率合成所不能比拟的。

但它的不足之处是最高工作频率会受限、噪声和杂波不够理想。

一、基本原理DDS技术是一种把一系列数字量形式的信号通过DAC转换成模拟量形式的信号的合成技术。

目前使用最广泛的一种DDS方式是利用高速存储器作查寻表，然后通过高速DAC产生已经用数字形式存入的正弦波。

1、相位累加器部分相位累加器由N位加法器与N位累加寄存器级联构成。

每来一个时钟脉冲，加法器将频率控制数据与累加寄存器输出的累加相位数据相加，把相加后的结果送至累加寄存器的数据输入端。

累加寄存器将加法器在上一个时钟作用后所产生的新相位数据反馈到加法器的输入端，以使加法器在下一个时钟的作用下继续与频率控制数据相加。

这样，相位累加器在参考时钟的作用下，进行线性相位累加，当相位累加器累加满量时就会产生一次溢出，完成一个周期性的动作，这个周期就是DDS合成信号的一个频率周期，累加器的溢出频率就是DDS输出的信号频率。

2、相位—幅值转换部分用相位累加器输出的数据作为取样地址，对正弦波波形存储器进行相位—幅值转换，即可在给定的时间上确定输出的波形幅值。

3、数模转换部分DAC将数字量形式的波形幅值转换成所要求合成频率的模拟量形式信号，低通滤波器用于衰减和滤除不需要的取样分量以便输出频谱纯净的正弦波信号。

对于计数容量为2N的相位累加器和具有M个相位取样的正弦波波形存储器，若频率控制字为K，则DDS系统输出信号的频率为fo＝fc×K/2N，而频率分辨率为Δf＝fomin＝fc/2N。

二、DDS的性能特点DDS在相对带宽、频率转换时间、相位连续性、正交输出、高分辨力以及集成化等一系列性能指标方面远远超过了传统频率合成技术所能达到的水平，为系统提供了优于模拟信号源的性能。

1、极快的频率切换速度DDS是一个开环系统，无任何反馈环节，频率转换时间主要由LPF附加的时延来决定。

如fc＝10MHz，转换时间即为100ns，若时钟频率升高，转换时间将缩短，但不可能少于数字门电路的延迟时间。

目前，DDS的调谐时间一般在ns 级，比使用其它的频率合成方法都要短数个数量级。

2、极高的频率分辨率由Δf＝fomin＝fc/2N可知，只要增加相位累加器的位数N即可获得任意小的频率调谐步进。

大多数DDS的分辨率在Hz，mHz甚至μHz的数量级。

3、低相位噪声和低漂移DDS系统中合成信号的频率稳定度直接由参考源的频率稳定度决定，合成信号的相位噪声与参考源的相位噪声相同。

而在大多数DDS系统应用中，一般由固定的晶振来产生基准频率，所以其相位噪声和漂移特性是极为优异的。

4、连续的相位变化同样因DDS是一个开环系统，故当一个转换频率的指令加在DDS的数据输入端时，它会迅速合成所要求的频率信号，在输出信号上没有叠加任何电流脉冲，输出变化是一个平稳的过渡过程，而且相位是连续变化的，这个特点也是DDS独有的。

5、在极宽的频带范围内输出幅度平坦的信号DDS的最低输出频率是所用的时钟频率的最小分辨率或相位累加器的分辨率。

奈奎斯特采样定理保证了在直到该时钟频率一半的所有频率下，DAC都可以再现信号，即DDS频率的上限fomax由合成器的最大时钟频率fc决定（fomax ＝fc/2）。

三、基于FPGA的直接数字频率合成技术的实现本设计采用ＡＬＴＥＲＡ公司的ＦＰＧＡ芯片ＥＰ１Ｋ３０ＴＣ－１４４来实现ＤＤＳ技术。

ＥＰ１Ｋ３０芯片属ＡＬＴＥＲＡ公司的ＡＣＥＸ系列，该系列器件均兼容６４ｂｉｔ、６６ＭＨｚ的ＰＣＩ，并支持锁相环电路。

ＡＣＥＸ１Ｋ采用查找表（ＬＵＴ）和ＥＡＢ（嵌入式阵列块）相结合的结构，可用来实现存储器、专用逻辑功能和通用逻辑功能，每个ＥＢＡ能提供４０９６比特的存储空间，每个ＬＥ包含４个输入ＬＵＴ、一个可编程的触发器、进位链和一个层叠链。

ＥＰ１Ｋ３０ＴＣ－１４４的最大系统门数为１１９０００，它有１７２８个逻辑宏单元数和５个嵌入式阵列块，最大可提供２ｋＢ的ＲＯＭ／ＲＡＭ位，因而可完全满足ＤＤＳ设计的要求。

１、ＤＤＳ的原理框图图１为ＤＤＳ系统的基本原理图，图中的相位累加器由Ｎ位全加器和Ｎ位累加寄存器级联而成，可对频率控制字的２进制码进行累加运算，是典型的反馈电路，产生的累加结果的高Ｍ位作为ＲＯＭ查找表的取样地址值，而此查找表中储存了一个周期的正弦波幅度值。

显然，此处存储器ＲＯＭ可以看作一个从相位到正弦幅值的转换器。

这样，用ＲＯＭ的输出值来驱动ＤＡＣ，然后经滤波即可转换成所需要的模拟正弦波形；同时Ｎ位累加输出又可作为全加器的下一轮数据与频率数据相加，直到相位累加器加满产生溢出，从而完成一个周期，也就是ＤＤＳ信号的频率周期。

２、ＤＤＳ在ＦＰＧＡ中的具体实现该系统中的ＤＤＳ电路采用ＶＨＤＬ硬件描述语言来实现，因为ＶＨＤＬ语言设计的电路模块可以方便地移植到不同的ＦＰＧＡ芯片中。

由于硬件原因，本系统的最高频率为１００ｋＨｚ，因此，采用常规设计即可满足要求，但若要应用于高速系统，还要采用一些提高系统运行速度的措施，如采用流水线技术，即在设计中把延时较大的组合逻辑块切割成两块大致相等的组合逻辑块，并在这两个逻辑块中插入触发器，也可通过多个触发器时钟来提高系统速度，还可以采用ＡＬＴＲＥＡ公司的ＦＰＧＡ器件所特有的进位链来设计高速电路。

图２所示为一个具有频率、相位与幅度调制的ＤＤＳ系统的ＦＰＧＡ组成框图。

它的频率调制可以在调谐寄存器与相位累加器之间插入一加法器来实现，频率调制与相位调制有相同的分辨率，因此，频率可以覆盖整个调谐频段。

相位调制器可通过在相位累加器后插入一个加法器来实现。

幅度调制则是在正弦查找表后插入一个乘法器来实现。

该系统具有高精度、高稳定性等特点。

２.1 ＲＯＭ查找表的设计ＲＯＭ查找表在整个设计中是一个比较重要的部分。

为了保证波形的平滑，设计时可将一个周期分为１０２４个点。

但是，点数太多时，用文本方式输入可能有很多困难。

因此，应当用Ｃ语言描述正弦方程式，最后再将其转化为所需的ｍｉｆ文件。

２.2 ＤＤＳ主模块设计ＤＤＳ主模块部分可根据上述原理，采用ＶＨＤＬ来描述，因为ＶＨＤＬ语言设计的电路模块可以方便地移植到不同的ＦＰＧＡ芯片中。

２.3 ＤＤＳ控制模块设计ＤＤＳ部分的系统控制是根据所需要的功能（如相位调制、幅度调制等）要求而设计的，这一点也是利用了ＦＰＧＡ的灵活性。

四、结论本系统在频率不高于１００ｋＨｚ时可以产生精确的正弦波形，而且应该十分稳定。

由于基准时钟为５０ＭＨｚ，且分辨率为１６位，因此，该系统能产生的最低频率为５００Ｈｚ，若要产生更低频率及更精确的波形，可以提高分辨率并相应减小基准时钟，这在ＦＰＧＡ中实现起来相当容易。

用ＦＰＧＡ设计ＤＤＳ电路较采用专用ＤＤＳ芯片更为灵活。

因为，只要改变ＦＰＧＡ中的ＲＯＭ数据，ＤＤＳ就可以产生任意波形，因而具有相当大的灵活性。

相比之下：ＦＰＧＡ的功能完全取决于设计需求，可以复杂也可以简单，而且ＦＰＧＡ芯片还支持在系统现场升级，虽然在精度和速度上略有不足，但也能基本满足绝大多数系统的使用要求。

另外，将ＤＤＳ设计嵌入到ＦＰＧＡ芯片所构成的系统中，其系统成本并不会增加多少，而购买专用芯片的价格则是前者的很多倍。

因此，采用ＦＰＧＡ来设计ＤＤＳ系统具有很高的性价比。

五、DDS的应用简介DDS问世之初，构成DDS元器件的速度的限制和数字化引起的噪声，这两个主要缺点阻碍了DDS的发展与实际应用。

近几年超高速数字电路的发展以及对DDS的深入研究，DDS的最高工作频率以及噪声性能已接近并达到锁相频率合成器相当的水平。

随着这种频率合成技术的发展，其已广泛应用于通讯、导航、雷达、遥控遥测、电子对抗以及现代化的仪器仪表工业等领域。

1、实时模拟仿真的高精密信号在DDS的波形存储器中存入正弦波形及方波、三角波、锯齿波等大量非正弦波形数据，然后通过手控或用计算机编程对这些数据进行控制，就可以任意改变输出信号的波形。

利用DDS具有的快速频率转换、连续相位变换、精确的细调步进的特点，将其与简单电路相结合就构成精确模拟仿真各种信号的的最佳方式和手段。

这是其它频率合成方法不能与之相比的。

例如它可以模拟各种各样的神经脉冲之类的波形，重现由数字存储示波器（DSO）捕获的波形。

2、实现各种复杂方式的信号调制DDS也是一种理想的调制器，因为合成信号的三个参量：频率、相位和幅度均可由数字信号精确控制，因此DDS可以通过预置相位累加器的初始值来精确地控制合成信号的相位，从而达到调制的目的。

现代通信技术中调制方式越来越多，BPSK，QPSK，MSK都需要对载波进行精确的相位控制。

而DDS的合成信号的相位精度由相位累加器的位数决定。

一个32位的相位累加器可产生43亿个离散的相位电平，而相位精度可控制在8×10－3度的范围内，因此，在转换频率时，只要通过预置相位累加器的初始值，即可精确地控制合成信号的相位，很容易实现各种数字调制方式。

3、实现频率精调，作为理想的频率源DDS能有效地实现频率精调，它可以在许多锁相环（PLL）设计中代替多重环路。

在一个PLL中保持适当的分频比关系，可以将DDS的高频率分辨率及快速转换时间特性与锁相环路的输出频率高、寄生噪声和杂波低的特点有机地结合起来，从而实现更为理想的DDS＋PLL混合式频率合成技术。

在频率粗调时用PLL来覆盖所需工作频段，选择适当的分频比可获得较高的相位噪声，而DDS被用来覆盖那些粗调增量，在其内实现频率精调。

这种方案以其优越的相位稳定性和极低的颤噪效应满足了各种系统对频率源苛刻的技术要求。

这也是目前开发应用DDS技术最广泛的一种方法。

采用这种方案组成的频率合成器已在很高的频率上得以实现。

通信0401班宋政育 042110142007年1月5日。