《数字逻辑》数字时钟课程设计报告资料
数字逻辑-数字时钟报告
计算机与信息工程系《数字逻辑设计课程设计》报告专业：计算机科学与技术班级：B090502学号: B09050218姓名: 汪文威报告完成日期: 2011.06.14指导教师：邹红文评语：成绩：批阅教师签名：批阅时间：可调节电子表摘要可调节电子表的电路部分分为74160设计的时分秒计数器和调节校正时钟两大组成部分。
主要用74160等芯片设计电路图，设计秒脉冲MCLK 和一个手动校正脉冲TMCLK，信号发生器产生稳定的脉冲信号，作为电子表的计时标准。
具有“时分秒”的十进制数字显示，小时为24进制，分和秒为60进制。
当正常计数时，秒脉冲连接到计数器上，手动脉冲无效，校对时间时，手动脉冲连接到计数器上，秒脉冲无效。
该电子表只对分钟和小时进行校正，可以在任意时间调节时间,在任意时间按下复位键，可将电子表复位清零。
在Quartus II仿真软件上仿真实现电子表的功能，并通过下载到实验板上上测试，结果正确。
关键词：Quartus II，脉冲，74160，实验板，LCD液晶,进制Adjustable Electronic TableABSTRACTAdjustable electronic circuit design of the divided into 74160 seconds and adjust clock counter correction two major parts. In 74160, the main design the circuit diagram, chip design MCLK second pulse and a manual correction of pulse TMCLK, signal generator produce stable pulse signal as electronic timing standards,. When the clock "with" decimal figures, for 24 hours into the system, minutes, and seconds to 60 into the system. When normal count, second pulse connected to the counter, manual pulse is invalid, proofreading time, manual pulse connected to the counter, second pulse is invalid. The electronic watch only for minutes and hours for calibration, can at any time at any time, regulating time press reset button can be cleared, electronic watch reset.In Quartus II simulation software simulation on the function of the electronic watch, and through the download to experiment and test results are correct, board.Key words: Quartus II, pulse, 74160, the board, LCD，Hexademical目录前言 (1)第1章组成电路的芯片介绍 (2)1.1 74160芯片............................................. 错误！未定义书签。
北邮数字逻辑课程设计实验报告(电子钟显示)
实验四：电子钟显示一、实验目的（1）掌握较复杂的逻辑设计和调试。
（2）学习用原理图+VHDL语言设计逻辑电路。
（3）学习数字电路模块层次设计。
（4）掌握ispLEVER 软件的使用方法。
（5）掌握ISP 器件的使用。
二、实验所用器件和设备在系统可编程逻辑器件ISP1032 一片示波器一台万用表或逻辑笔一只TEC-5实验系统，或TDS-2B 数字电路实验系统一台三、实验内容数字显示电子钟1、任务要求(1)、时钟的“时”要求用两位显示;上、下午用发光管作为标志；(2)、时钟的“分”、“秒”要求各用两位显示；(3)、整个系统要有校时部分（可以手动，也可以自动），校时时不能产生进位；(4)*、系统要有闹钟部分，声音要响5秒（可以是一声一声的响，也可以连续响）。
VHDL源代码：LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;----主体部分-ENTITY clock isport(clk,clr,put,clk1 : in std_logic; -- clr 为清零信号，put 为置数脉冲，clk1 为响铃控制时钟choice : in std_logic; --用来选择时钟状态的脉冲信号lighthour : out std_logic_vector(10 downto 0);lightmin : out std_logic_vector(7 downto 0);lightsec : out std_logic_vector(7 downto 0); --输出显示ring : out std_logic); --响铃信号end clock;--60进制计数器模块ARCHITECTURE func of clock iscomponent counter_60port(clock : in std_logic;clk_1s : in std_logic;putust : in std_logic;clr : in std_logic;load : in std_logic;s1 : out std_logic_vector(3 downto 0);s10 : out std_logic_vector(3 downto 0);co : out std_logic);end component;--24进制计数器模块component counter_24port(clock : in std_logic;clk_1s : in std_logic;putust : in std_logic;clr : in std_logic;load : in std_logic;s1 : out std_logic_vector(3 downto 0);s10 : out std_logic_vector(6 downto 0));end component;signal sec,a:std_logic; --- 2 分频产生1s信号signal l1,l2,l3:std_logic; ---判定对时间三部分修改signal c1,c2:std_logic; ---进位信号signal load:std_logic_vector(1 downto 0);signal temp:integer range 0 to 2499;signal temp1:integer range 0 to 95; --计数信号signal sec_temp:std_logic_vector(7 downto 0);--总进程beginu1 : counter_60 port map (sec,sec,put,clr,l1,sec_temp(3 downto 0),sec_temp(7 downto 4),c1); u2 : counter_60 port map (c1,sec,put,clr,l2,lightmin(3 downto 0),lightmin(7 downto 4),c2);u3 : counter_24 port map (c2,sec,put,clr,l3,lighthour(3 downto 0),lighthour(10 downto 4)); lightsec(7 downto 0)<=sec_temp(7 downto 0);--状态转换process (choice)beginif (choice'event and choice='1') thencase load iswhen "00" => l1<='0'; --非修改状态l2<='0';l3<='0';load<="01";when "01" => l1<='0'; --此状态下对小时进行修改l2<='0';l3<='1';load<="10";when "10" => l1<='0'; --此状态下对分钟进行修改l2<='1';l3<='0';load<="11";when others => l1<='1'; --此状态下对秒进行修改l2<='0';l3<='0';load<="00";end case;end if;end process;--计数进程process(clk)beginif (clk'event and clk='1') then --分频if (temp=2499) thentemp <= 0;sec<=not sec;elsetemp <= temp+1;end if;end if;end process;--响铃进程process(clk1)beginif(clk1'event and clk1='1') thenif (temp1=95) thentemp1<=0;a<=not a;elsetemp1<=temp1+1;end if;end if;end process;ring<=a when (c2='1' and sec_temp<5 and sec='1') else --5s整点响铃'0';end func;library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity counter_60 isport (clock : in std_logic; --计数信号，即低位的进位信号或时钟脉冲信号clk_1s : in std_logic; --周期1s 的时钟信号putust : in std_logic; --调表置数信号clr : in std_logic; --清零load : in std_logic; --判定信号s1 : out std_logic_vector(3 downto 0); --计数器的个位s10 : out std_logic_vector(3 downto 0); --计数器的十位co : out std_logic );end counter_60;if(load=1 ) --防止脉冲产生进位co_ temp<=’0’;architecture func of counter_60 issignal s1_temp: std_logic_vector(3 downto 0);signal s10_temp : std_logic_vector(3 downto 0);signal clk,co_temp : std_logic;beginclk<=clock when load='0' elseputust;process (clk,clr)beginif (clr='1') thens1_temp <= "0000";s10_temp <= "0000";elsif (clk'event and clk='1')then --进位判断if (s1_temp=9) thens1_temp <= "0000";if (s10_temp=5) thens10_temp <= "0000";co_temp<='1';elseco_temp<='0';s10_temp <= s10_temp+1;end if;elseco_temp<='0';s1_temp <= s1_temp+1;end if;end process;s1 <= s1_temp when (clk_1s='1'or load='0') else"1111";s10 <= s10_temp when (clk_1s='1' or load='0') else"1111";co <= co_temp when (load='0') else'0';end func;library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;--24进制计数器entity counter_24 isport(clock : in std_logic; --计数信号clk_1s : in std_logic; --周期1s 的时钟信号putust : in std_logic;clr : in std_logic; --清零信号load : in std_logic; --判定信号s1 : out std_logic_vector(3 downto 0); --计数器的个位s10 : out std_logic_vector(6 downto 0)); --计数器的十位end counter_24;architecture func of counter_24 issignal s1_temp : std_logic_vector(3 downto 0);signal s10_temp : std_logic_vector(1 downto 0);signal clk : std_logic;beginclk<=clock when load='0' elseprocess (clk,clr)beginif (clr='1') thens1_temp <= "0000";s10_temp <= "00";elsif (clk'event and clk='1') thenif (s1_temp=3 and s10_temp=2) then s1_temp <= "0000";s10_temp <= "00";elsif (s1_temp=9) thens1_temp<="0000";s10_temp<=s10_temp+1;elses1_temp <= s1_temp+1;end if;end if;end process;--显示进程process(s10_temp)beginif (clk_1s='1' or load='0') thencase s10_temp iswhen "00" => s10<="1111110";when "01" => s10<="0110000";when "10" => s10<="1101101";when others => null;end case;elses10<="0000000";end if;end process;s1 <= s1_temp when (clk_1s='1' or load='0') else"1111";end func;四、实验小结：注意当时钟处于被修改状态时，即对时、分、秒的值进行修改时，不应产生进位，产生很多莫名其妙的错误，如修改后有进位（分钟为00）时，或者自行到整点响铃后，再次给脉冲会进位的情况。
数字时钟课设报告
数字时钟课设报告引言：数字时钟作为现代社会的常见物品，已经深入人们的日常生活中。
在这次课设中，我将介绍数字时钟的基本原理、设计与实现过程。
一、基本原理数字时钟是一种利用电子元件进行计时的钟表。
其基本原理是通过振荡器产生高频信号，再将信号通过分频器、计数器等电路进行处理，最终显示出时间。
其中，振荡器是数字时钟的核心部件，它的稳定性和准确性决定了数字时钟的精度。
二、设计过程1.硬件设计：数字时钟的硬件设计包括电源电路、振荡器电路、分频器电路、计数器电路、显示电路等。
其中，振荡器电路是数字时钟的核心部件，它的设计需要考虑到稳定性和准确性。
分频器电路的作用是将高频信号分频为秒、分、时等不同的频率，计数器电路则是用于计数。
显示电路则是将计数器的结果以数字形式显示出来，包括数码管、LED等。
2.软件设计：数字时钟的软件设计主要包括时钟芯片的编程和控制。
时钟芯片是数字时钟的核心控制部件，它负责控制各个电路的工作状态，同时还需要实现时钟的计时、计数、显示等功能。
软件设计需要考虑到时钟的精度、稳定性和可靠性等因素。
三、实现过程数字时钟的实现过程主要包括硬件的制作和软件的编程。
硬件的制作需要选用优质的电子元件，同时需要进行精密的焊接和组装工作。
软件的编程需要选择合适的编程语言，如C语言等，并进行模块化设计和调试测试。
四、结论数字时钟是一种利用电子元件进行计时的钟表，其基本原理是通过振荡器产生高频信号，再将信号通过分频器、计数器等电路进行处理，最终显示出时间。
数字时钟的设计和实现需要考虑到硬件和软件两个方面，其中振荡器电路和时钟芯片是核心控制部件。
数字时钟的制作需要进行精密的组装和调试工作，同时还需要进行软件编程和测试。
数字时钟的实现过程需要注重时钟的精度、稳定性和可靠性等因素。
数字逻辑实验报告(数字时钟设计)
数字逻辑实验报告实验三、综合实验电路一、实验目的：通过一个综合性实验项目的设计与实现，进一步加深理论教学与实验软硬件平台的实践训练，为设计性实验做好充分准备。
二、实验原理：根据要求的简单设计性的电路设计实验，应用基本器件与MSI按照电路设计步骤搭建出初级电路；设计型、综合型的较复杂实验电路三、实验设备与器件：主机与实验箱四、实验内容：（1）实验任务：根据所学习的器件，按照电路开发步骤搭建一个时钟，要求实现的基本功能有计时功能、校对时间功能、整点报时、秒表等功能。
（2）实验任务分析：完成该数字时钟，采用同步时序电路，对于计时的的功能，由于时间的秒分时的进位分别是60、60、24，所以可以应用74LS163计数器分别设计2个模60计数器以及一个模24计数器，那么需要有7个秒输出，7个分输出，6个小时的输出；对于校对时间的功能，由74LS163的特性可知，当该器件处于工作状态时，每来一个CLK脉冲，计数值加1，所以可以手动控制给CLK脉冲，来进行时间的校对；对于整点报时功能，可以采用一个比较电路，当时间的分秒数值全部为零时，那么此时可以接通报时装置，可以在电路中设置报时的的时间；对于秒表功能，有两种方案，可以单独重新设计一个秒表装置，采用模100计数器以及两个模60计数器，可以进行优化，使用原先的两个模60计数器，这样可以简化电路，是电路简洁。
（3）实验设计流程：（4）输入输出表：（5）各个功能模块的实现：A、计时功能模块的实现（电路图及说明）秒表部分及说明说明：该部分是实现功能正常计时中的秒部分的计时工作。
如图所示，图中采用两个74LS163来做一个模60计时器，计数的起止范围是0~59，（第一个74LS163采用模10计数，起止为0~9，第二个74LS163的计数起止范围是0~5），两个器件采用级联方式，用预置位方法实现跳转；该部分有7个秒输出，接到BCD译码显示器。
注解：第一个163器件：LDN端统一接到清零端ABCD端接地ENP端接到VCC高电平ENT接高电平VCC第二个163器件：LDN端统一接到清零端ABCD端接地ENP端接到VCC高电平ENT接高电平第一个163的预置位段分钟部分以及说明：说明：该部分是实现功能正常计时中的分部分的计时工作。
数字闹钟课程设计报告资料整理
数字电路实验课程设计报告数字闹钟第一部分设计任务1.1设计任务设计、制作一个带有校时功能、可定时起闹的数字闹钟。
1.2设计指标1、有“时”、“分”十进制显示，“秒”使用分个位数码管上的DP点显示。
2、计时以24小时为周期。
(23:59→00:00)3、具有校时电路，可进行分、时较对。
4、走时过程能按预设的定时时间(精确到小时)启动闹钟产生闹铃，闹铃响时约3s。
第二部分设计方案2.1总体设计方案说明系统组成：秒信号发生器：由LM555构成多谐振荡器走时电路：计数器和与非门组成校时电路：秒信号调节闹钟电路：跳线的方法由计数器、译码器、组合逻辑电路、单稳态电路组成显示电路：译码器数码管模块结构与方框图第三部分电路设计与器件选择3.1秒信号发生器3.1.1模块电路及参数计算提供秒脉冲取R1=1.5K,R2=2.4KC=220uF T≈1S3.1.2工作原理和功能说明CR T C R R T PL PH 2217.0)(7.0=+=z11H Tf ==CR R T T T PL PH )2(7.021+=+=3.1.3器件说明内部电路组成:(1)分压器(3个R)(2)电压比较器(A1、A2）(3)RS 触发器(4)反相器(5)晶体管T1端2端3端4端5端6端7端8端3.2走时电路设计3.2.1模块电路及参数计算包括秒计时器、分计时器、时计时器，每一部分由两片计数器级联构成。
(1).秒计时器：十进制与六进制级联而成，由两片74LS163和与非门实现。
(2).分计时器：同秒计时器。
(3).时计时器：模24，计数显示00~23。
由两片74LS160和与非门实现。
3.2.2工作原理及功能说明秒分计时器原理时计数器原理74LS160其清零方式通常称为“异步清零”，即只要清零端有效，不管有无时钟信号，输出端立即为0。
译码显示电路用译码器74LS48对计数结果进行译码，译码后在共阴极数码管上显示。
3.2.3器件说明74LS163结构图74LS160结构图3.3时间校对电路3.3.1模块电路及参数计算用555输出信号加至分，时计时器使其快速计数3.3.2工作原理和功能说明将所需要校对的时或分计数电路的脉冲输入端切换到秒信号，使用快脉冲计数，到达标准时间后再切换回正确的输入信号。
数字逻辑课程设计实验报告多功能数字钟
数字逻辑课程设计实验报告——多功能数字钟学院：计算机科学技术与通信工程学院班级：0501姓名：白璐学号：30506030182007年1月24 日多功能数字钟课程设计实验报告一．实验目的：1．学会应用数字系统设计方法进行电路设计；2．进一步提高MAX+plus II 10.0 BASELINE软件的开发应用能力；3．培养学生书写综合实验报告的能力。
二．实验要求：1．根据实验任务，选择最佳设计方案，综合运用MAX+plus II 10.0 BASELINE软件的各种设计方法设计出层次分明、结构清楚、电路优化、VHDL语言描述简洁的完整设计文件。
通过仿真直至下载来验证设计的正确性。
三．实验任务及要求1．能进行正常的时、分、秒计时功能（1）用M6M5做24小时计数器的显示器；（2）用M4M3做60分钟计数器的显示器；（3）用M2M1做60秒钟计数器的显示器。
2．能利用实验系统上的按键实现“校时”、“校分”功能（1）按下“SA”键时，计时器迅速递增，并按24小时循环，计满23小时后再回00；（2）按下“SB”键时，计时器迅速递增，并按60分钟循环，计满59分钟后再回00；但不向高位进位。
（3）按下“SC”键后，秒清零。
要求按下“SA”和“SB”均不会产生数字跳变（“SA”、“SB”按键是有抖动的，必须地“SA”、“SB”进行消抖处理, 消抖电路用D触发器构成。
原理：一个触发器CP(64HZ)内，屏蔽所有的抖动脉冲）。
（4）计时（24进制计数器），计分（60进制计数器）、计秒（60进制计数器）模块可由10进制计数器连接构成，也可用VHDL语言完成（可以参考教材P341，例8.2.1 多功能电子钟的设计）。
10进制计数器需自己设计（用VHDL语言，与所做实验74160计数器相同），不能调用系统库。
（5）其他如分频电路、提供报时控制信号、闹时电路等模块用VHDL语言实现。
3．能利用实验板上的扬声器作整点报时（1）当计时到达59’50”、51”、52”、53”、54”、55”、56”、57”、58”、59”鸣叫，鸣叫声频可定为500HZ；（2）到达00分00秒时为最后一声整点报时。
数字逻辑课程设计报告 电子钟
数字逻辑课程设计报告电子钟数字逻辑课程设计报告-电子钟数字逻辑电路―课程设计报告数字逻辑课程设计报告-----多功能数字钟的同时实现一．设计目的：1.学会应用领域数字系统设计方法展开电路设计。
2.进一步提高maxplusii软件开发应用领域能力。
3.培育学生综合实验能力。
二．实验仪器与器材：1、开发软件maxplusii软件2、微机3、isp实验板se_3型isp数字实验开发系统4、打印机三．实验任务及建议设计一个多功能数字钟：1.能进行正常的时、分、秒计时功能。
1）用m6m5展开24十进制小时的表明；2）用m4m3展开60十进制分的表明；3)用m2m1进行60进制秒的显示。
2.利用按键实现“校时”、“校分”和“秒清单”功能。
1)按下sa键时，计时器快速递减，按24小时循环，并且计满23时返回00。
2)按下sb键时，计时器迅速递增，按60小时循环，并且计满59时回到00，但不向时进位。
3)按下sc，秒清零。
建议按下“sa”或“sb”均不能产生数字LBP（“sa”、“sb”按键就是存有晃动的，必须对“sa”“sb”展开窭晃动处置。
）3.能够利用实验板上的扬声器并作整点报时功能。
1）当计时到达59分50秒时开始报时，在59分50、52、54、56、58秒鸣叫，鸣叫声频为500hz。
2）抵达59分后60秒时为最后一声整点报时。
整点报时的频率为1kz。
4.能够惹出时1）闹时的最小时间间隙为10分钟。
2）惹出时长度为1分钟。
3）惹出时声响就是单频的。
5．用maxplusii软件设计符合以上功能要求的多功能数字钟，并用层次化设计方法设计该电路。
1）通过语言同时实现各模块的功能，然后再图画出高电路的顶层图。
2）消抖电路可以通过设计一个d触发器来实现，sa、sb、sc等为包含抖动的诸如信号，而电路的输出则是一个边沿整齐的输出信号。
3）其他的计时功能、表明功能、多路挑选功能、分频功能、报时功能和惹出时等功能模块都用vhdl语言实现。
数字逻辑EDA电子钟课程设计报告
多功能数字钟设计说明：1．系统顶层框图：各模块电路功能如下：1.秒计数器、分计数器、时计数器组成最根本的数字钟，其计数输出送7段译码电路由数码管显示。
2.基准频率分频器可分频出标准的1HZ频率信号，用于秒计数的时钟信号；分频出4HZ频率信号，用于校时、校分的快速递增信号；分频出64HZ频率信号，用于对按动"校时〞，"校分〞按键的消除抖动。
2.多功能数字钟构造框图：一、系统功能概述已完成功能1.完成时／分／秒的依次显示并正确计数，利用六位数码管显示；2.时／分／秒各段个位满10正确进位，秒／分能做到满60向前进位，有系统时间清零功能；3.定时器：实现整点报时，通过扬声器发出上下报时声音；4.时间设置，也就是手动调时功能：当认为时钟不准确时，可以分别对分／时钟进展调整；5.闹钟：实现分/时闹钟设置，在时钟到达设定时间时通过扬声器响铃。
有静音模式。
待改良功能：1. 系统没有万年历功能，正在思考设计方法。
2. 应添加秒表功能。
二、系统组成以及系统各局部的设计1.时计数模块时计数模块就是一个2位10进制计数器，记数到23清零。
VHDL的RTL描述如下：----t_h.vhdlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entityt_h isport(en,clk,clr:in std_logic;dout:out std_logic_vector(7 downto 0);c:out std_logic);endt_h;architecture rtl oft_h issignal t:std_logic_vector(7 downto 0);beginprocess(en,clk,clr)variable t:std_logic_vector(7 downto 0);beginif en='1' then --异步使能if clk 'event and clk='1' thent:=t+1;if t(3 downto 0)=*"A" then --个位等于10则十位加1t(7 downto 4):=t(7 downto 4)+1;t(3 downto 0):=*"0"; --个位清零end if;if t>*"23" then --大于23清零t:=*"00";end if;end if;if clr='1' then --异步清零t:=*"00";end if;end if;dout<=t;end process;end rtl;时计数器模块仿真波形如下从仿真波形可知，当计数到23时，下一个时钟上升沿到来时就清零了，符合设计要求。
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《数字逻辑》课程设计报告
题目数字时钟
学院（部）信息工程学院
专业计算机科学与技术
班级计算机一班
学生姓名
学号20132402
6 月29 日至
7 月 3 日共1 周
指导教师（签字）
题目
一．摘要：
钟表的数字化给人们的生产生活带来了极大的方便，并且极大的扩展了钟表原先的报时功能。
诸如定时自动报有这些，都是以钟表数字化为基础的。
因此，研究数字钟及扩大其应用，有着非常警、学校的按时自动打铃、时间程序自动控制、定时广播、定时启闭路灯，甚至各种定时电气的自启用等。
所现实的意义。
本次数电课设我组设计的数字时钟是由石英晶体振荡器、分频器、计数器、译码器、显示器、校时电路、报时电路和计时电路组成，石英晶体振荡器产生的信号经过分频器作为秒脉冲，秒脉冲送入计数器计数，计数结果通过“时”、“分”、“秒”译码器在七段显示器上显示时间。
二．关键词：
校时计时报时分频石英晶体振荡器
三．技术要求：
1、有“时”、“分”、“秒”（23小时59分59秒）显示且有校时功能；
2、有计时功能，时钟不会在计时的时候停下。
计时范围是0~99秒；
3、有闹铃功能，闹铃响的时间由使用者自己设置，闹铃时间至少一分钟；
4、要在七段显示器（共阴极6片）显示时间；
5、电子钟要准确正常地工作。
四、方案论证与选择：
钟表的是长期使用的器件，误差容易积累由此增大。
所以要求分频器产生的秒脉冲要极其准确。
而石英晶体产生的信号是非常稳定的，所以我们使用石英晶体产生的信号经过分频电路作为秒脉冲。
秒脉冲信号经过6级计数器，分别得到“秒”、“分”、“时”的个位、十位的计时。
由实际的要求，“秒”、“分”计数器为60进制的计数器，小时为24进制。
由于74LS160十进制加法计数器易于理解使用，我们在设计各个计数器时都是由采用74LS160芯片级联构成。
在计时部分，最小单位是0.01s，我们采用555多谐振荡器产生100HZ的信号作为秒脉冲进入一个4级计数器，计时范围是0~99秒。
石英晶体
我们选择的是振荡频率为2ⁿ（我们找到的最小振荡频率为n=15），与四个74LS161组成的计数器来分频，使振荡频率变为1HZ,这样秒脉冲就产生了。
闹钟的设计可以由使用者自己设计闹铃响的时间，当“时”、“分”跟时钟显示的一样时闹铃就开始响，知直到一分钟之后“分”位进一时闹铃才停止响动。
五、方案的原理框图：
六、总体电路图：
①计时电路（刘强负责）：
②石英晶体振荡电路&分频器（程亚飞负责）：
③显示器（刘强负责）：
④主要计时电路&校时（席辉负责）：
⑤闹铃电路（程亚飞负责）：
⑥电路的连接和显示屏的切换（席辉负责）：
我设计的是计时电路，使用的是555多谐振荡电路，1R =67.5k Ω，2R =54k Ω， C=0.082μF 。
由于计数器的最小单位是0.01s ，所以要求振荡器输出的信号是100HZ ，在该电路中，振荡电路产生的输出信号u=1÷[C ㏑2(1R +22R )]≈100.2HZ ，误差大概为0.2％。
555多谐振荡电路产生的100HZ 的脉冲接入四个级联的74LS160十进制加法器构成的计数器上，每个74LS160都是十计数器，每个74LS160十进制加法器接一个七段译码显示器用以显示计数时间。
而控制端是由用集成与非门构成的基本RS 触发器，属于低电平直接触发的触发器，有直接置位、复位的功能。
控制端主要是控制与555振荡器的输出信号的与门的打开与关闭。
K1按下时开始计时，K2按下时停止计数，再按下K1继续计时；K3按下时清零，K4按下时就可以重新开始计时。
与石英晶体振荡器相连的分频器使用的
是四片级联的74LS161十六进制加法计数器。
其他计数器的级联芯片都是用74LS160十进制加法计数器。
八、收获与体会：
经过一个学期的数字逻辑学习和一场数字逻辑考试之后，我们迎来了这次数字逻辑的课设。
老师是一个负责任的老师，对我们要求严格。
但是在答辩的时候又毫不吝啬地指导我们找到新思路，并且要求每个同学都有自己的东西，不允许打酱油的事情发生。
我们在一开始选择试验的时候出现了偏差，因为我们组选择了一个比较容易的题——数字时钟。
老师也多次表示这个题目实在太简单了，要求应该添加新的功能。
所以就有了计时功能和闹铃功能。
三人分工做这个课设，我所负责的是计时功能和显示器这一块，显示器挺简单的，所以主要是做计时功能这一块。
虽然看起来简单，但是实现起来总是有不尽人意的地方。
我们这次数电课设从网上和图书馆各种资料中确实学到了很多东西，通过这次实验，了解了常用的芯片的使用，还有石英晶体振荡器和555多谐振荡器的使用。
我们现在的水平还很低，虽然实现了电子时钟的基本功能，但是要做一个功能跟现在市场上的电子表差不多的电子时钟还是很难的。
所以我们的能力还不够，数字逻辑的海洋是广无边际的。
我们还需要努力学习数字逻辑知识。
这次数字逻辑课设，三人组也讨论过很多东西，每个人都有他不同的想法。
新颖的设计不全是一个人提出来的，团队的力量大于三人力量之和。
当然团队的分工也会让我们的工作更加轻松愉快。
九、参考文献：
[1] 张宪，张大鹏. 《详解实用电子电路128例》北京：化学工业出版社，2013.4
[2] 林涛. 《数字电子技术基础》.第二版北京：清华大学出版社，2012.4
[3] 刘常澍. 《数字逻辑电路》北京：高等教育出版社，2008.9
[4] 王泽宝，赵博. 《数字电路实验典型范例剖析》北京：人民邮电出版社，2004.5
[5] 侯传教. 《数字逻辑电路与实验》北京:电子工业出版社，2009.7
[6] 范文兵，李浩亮，李敏. 《数字电路与逻辑设计习题解答及实验指导》北京：清华大学出版社，2013.8
十、元器件明细表，附图：
①七段数码管 6个
②7447七段显示译码器 6片
③74LS161 4片
④74LS160 14片
2）HZ石英晶体 1片
⑤32768（15
⑥555定时器 1片
⑦响铃 1个
⑧67.5kΩ电阻、54kΩ电阻各一个和3kΩ电阻若干、0.082μF电容和0.01μF电容各一个
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