DSP教案2(硬件结构)

’C54X的结构特点 C54X的结构特点
存储块移动指令提供了更好的程序和数据管 理 支持32-bit长操作数指令，支持两个或三个操 长操作数指令， 支持 长操作数指令 作数读指令， 作数读指令，支持并行存储和并行装入的算术 指令， 指令，支持条件存储指令及中断快速返回指令 软件可编程等待状态发生器和可编程的存储 单元转换
比较，选择和存储单元（CSSU） 比较，选择和存储单元（CSSU）
比较、选择和存储单元 （ CSSU） 完成累加器的高 ） 位字和低位字之间的最大值 比较， 比较，即选择累加器中较大 的字并存储在数据存储器中， 的字并存储在数据存储器中， 不改变状态寄存器ST0中的 不改变状态寄存器 中的 测试/控制位和传送寄存器 测试 控制位和传送寄存器 （ TRN） 的 值 。 同 时 ， ） CSSU利用优化的片内硬件 利用优化的片内硬件 促进Viterbi型蝶形运算。 型蝶形运算。 促进 型蝶形运算
第二章： 第二章：‘C5000 DSP硬件结构 硬件结构
在这一章中，我们介绍 在这一章中，我们介绍：
TMS320C54XX硬件结构 特点 ★
’C54X的结构特点 C54X的结构特点
多总线结构，三组 多总线结构，三组16-bit数据总线和一组程序 数据总线和一组程序 总线 40-bit算术逻辑单元（ALU），包括一个 算术逻辑单元（ ），包括一个 算术逻辑单元 ），包括一个40bit的桶形 的桶形 移位器和两个独立的40-bit累加器 累加器 移位器和两个独立的 17x17-bit并行乘法器，连接一个40-bit的专用 并行乘法器，连接一个 并行乘法器 的专用 加法器， 加法器，
CPU状态和控制寄存器 CPU状态和控制寄存器
有三个状态和控制寄存器， ‘C54x有三个状态和控制寄存器，它们分别为： 有三个状态和控制寄存器 它们分别为： 状态寄存器ST0，状态寄存器 状态寄存器 ，状态寄存器ST1和处理器方 和处理器方 式状态寄存器PMST。ST0和ST1包括了各种条 式状态寄存器 。 和 包括了各种条 件和方式的状态， 件和方式的状态，PMST包括了存储器配置状 包括了存储器配置状 态和控制信息。 态和控制信息。
存储器分配： 存储器分配：
分页管理数据存储器
片内外设： 片内外设：
• 两个通用 引脚，/BIO和XF。 • 软件可编程等待 两个通用I/O引脚， 引脚 和 。 状态发生器。 状态发生器。 • 可编程块切换逻辑。 可编程块切换逻辑。 主机接口（HPI） • 主机接口（HPI） ： 8/16 bit • 硬件定时器。 硬件定时器。 时钟发生器。 • 时钟发生器。 • 串口：（同步、缓冲和时分多路（TDM），McBSP）。 • 外部总线接口。 外部总线接口。 1149.1标准扫 • IEEE 1149.1标准扫 描逻辑。 描逻辑。
累加器： 累加器：
累加器ACCA和ACCB存放从 和 存放从ALU或乘 累加器 存放从 或乘 法器/加法器单元输出的数据 加法器单元输出的数据， 法器 加法器单元输出的数据，累加器也 能输出到ALU或乘法器 加法器中。 或乘法器/加法器中 能输出到 或乘法器 加法器中。
ALU框图： 框图： 框图
乘法器/ 乘法器/加法器单元
乘法器/加法器与一个 乘法器 加法器与一个40-bit的累加器在一个单指令周期 加法器与一个 的累加器在一个单指令周期 里完成17x17-bit的二进制补码运算。乘法器 加法器单元 的二进制补码运算。 里完成 的二进制补码运算 乘法器/加法器单元 由以下部分组成：乘法器，加法器，带符号/无符号输入 由以下部分组成：乘法器，加法器，带符号 无符号输入 控制，小数控制，零检测器，舍入器（二进制补码）， 控制，小数控制，零检测器，舍入器（二进制补码）， 溢出/饱和逻辑和暂存器 TREG）。 饱和逻辑和暂存器（ 溢出/饱和逻辑和暂存器（TREG）。 乘法器有两个输入：一个是从TREG，数据存储器操作 乘法器有两个输入：一个是从 ， 或一个累加器中选择；另一个则从程序存储器， 数，或一个累加器中选择；另一个则从程序存储器，数 据存储器，一个累加器或立即数中选择。 据存储器，一个累加器或立即数中选择。 另外，乘法器和ALU在一个指令周期里共同执行乘 累加 在一个指令周期里共同执行乘/累加 另外，乘法器和 在一个指令周期里共同执行乘 运算。 （MAC）运算且并行 ）运算且并行ALU运算。这个功能可用来确定 运算 欧几里德距离，以及完成复杂的DSP算法所需要的 算法所需要的LMS 欧几里德距离，以及完成复杂的 算法所需要的 滤波
指数编码器
指数编码器用于支持单周期指令 EXP的专用硬件。在EXP指令中， 的专用硬件。 指令中， 的专用硬件 指令中 累加器中的指数值能以二进制补码 的形式存储在T寄存器中 寄存器中， 的形式存储在 寄存器中，范围为 bit-8至31。指数值定义为前面的冗 至 。 余位数减8的差值 的差值， 余位数减 的差值，即累加器中为 消除非有效符号位所需移动的位数 当累加器中的值超过了32bits， 。当累加器中的值超过了 ， 该操作将产生负值。 该操作将产生负值。
’C54X的结构特点 C54X的结构特点
数据总线具有总线保持特性 C548,549,5402,5410等具有扩展寻址方式，最 等具有扩展寻址方式， 等具有扩展寻址方式 大可寻址扩展程序空间为8Mx16-bit 大可寻址扩展程序空间为 C54X可访问的存储器空间最大可为 可访问的存储器空间最大可为192Kx16可访问的存储器空间最大可为 bit（64K程序存储器，64K数据存储器和 程序存储器， （ 程序存储器 数据存储器和 64KI/O存储器） 存储器） 存储器 支持单指令循环和块循环
桶形移位器
‘C54x的桶形移位器有一个与累加器或 的桶形移位器有一个与累加器或 数据存储器（ ， ）相连接的40-bit 数据存储器（CB，DB）相连接的 输入，和一个与ALU或数据存储器（EB） 或数据存储器（ ） 输入，和一个与 或数据存储器 相连接的40-bit输出。桶形移位器能把输 输出。 相连接的 输出 入的数据进行0到31bits的左移和 到 入的数据进行 到 的左移和0到 的左移和 16bits的右移。所移的位数由 的右移。 的右移 所移的位数由ST1中的移 中的移 位数域（ 位数域（ASM）或被指定作为移位数寄 ） 存器的暂存器（ 存器的暂存器（TREG）决定。 ）决定。
’C54X的结构特点 C54X的结构特点
连接内部振荡器或外部时钟源的锁相环（ 连接内部振荡器或外部时钟源的锁相环（PLL） ） 发生器 支持8-或 支持 或16-bit传送的全双工串口 传送的全双工串口 时分多路（ 时分多路（TDM）串口 ） 缓冲串口（ 缓冲串口（BSP） ） McBSPs串口 串口 8/16-bit并行主机接口（HPI） 并行主机接口（ 并行主机接口 ） 一个16-bit定时器 一个 定时器
’C54X的结构特点 C54Fra bibliotek的结构特点可用来进行非流水单周期乘/加 可用来进行非流水单周期乘 加（MAC）运算 ） 比较、选择和存储单元（ 比较、选择和存储单元（CSSU）用于 ）用于Viterbi 运算器的加/比较选择 运算器的加 比较选择 指数编码器在一个周期里计算一个40-bit累加 累加 指数编码器在一个周期里计算一个 器值的指数值 两个地址发生器中有八个辅助寄存器和两个 辅助寄存器算术单元（ 辅助寄存器算术单元（ARAUS） ）
ST0 ST1 PMST
存储器分配： 存储器分配：
‘C54x存储器由三个独立的可选择空间 存储器由三个独立的可选择空间 组成：程序，数据和I/O空间 空间。 组成：程序，数据和 空间。所有 的’C54x芯片都包括随机访问存储器 芯片都包括随机访问存储器 （RAM）和只读存储器（ROM）。 ）和只读存储器（ ）。 RAM又分两种：双访问RAM（DARAM） 又分两种：双访问 （ ） 又分两种 和单访问RAM（SARAM）。 和单访问 （ ）。
’C54X的结构特点 C54X的结构特点
外部I/O（ 外部 （XIO）关闭控制，禁止外部数 ）关闭控制， 据、地址和控制信号 片内基于扫描的仿真逻辑， 片内基于扫描的仿真逻辑，JTAG边界扫 边界扫 描逻辑（ 描逻辑（IEEE1149.1） ） 单周期定点指令执行时间10-25ns 单周期定点指令执行时间
‘C54x的算术逻辑单元（ALU）： C54x的算术逻辑单元 ALU）： 的算术逻辑单元（
使用40-bit的算术逻辑单元（ALU）和两个 的算术逻辑单元（ ‘C54x/’LC54x使用 使用 的算术逻辑单元 ） 40-bit的累加器（ACCA和ACCB）来完成二进制补码的 的累加器（ 的累加器 和 ） 算术运算。同时ALU也能完成布尔运算。ALU可使用以 也能完成布尔运算。 算术运算。同时 也能完成布尔运算 可使用以 下输入： 下输入： • 16-bit的立数 的立数 • 从数据存储器读出的 16-bit字 字 暂存器T中的 中的16-bit值 •从数据存储器读出的两个 • 暂存器 中的 值 从数据存储器读出的两个16-bit 字 从数据存储器读出的一个32-bit字 • 从数据存储器读出的一个 字 从其中一个累加器输出的40-bit值 • 从其中一个累加器输出的 值 能起两个16-bitALUs的作用，且在状态寄存器 的作用， • ALU能起两个 能起两个 的作用 且在状态寄存器ST1中 中 位置1时 可同时完成两个16-bit运算 的C16位置 时，可同时完成两个 位置 运算
辅助寄存器算术单元
通过使用两个辅助寄存器算术单元（ ‘C54x通过使用两个辅助寄存器算术单元（ARAU0 通过使用两个辅助寄存器算术单元 ），每周期能产生两个数据存储器地址 和ARAU1），每周期能产生两个数据存储器地址。 ），每周期能产生两个数据存储器地址。 PB总线能把存储在程序空间的数据操作数（如系数表） 总线能把存储在程序空间的数据操作数（ 总线能把存储在程序空间的数据操作数 如系数表） 传送到乘法器和加法器中进行乘/累加运算，或者在数 传送到乘法器和加法器中进行乘 累加运算， 累加运算 据移动指令（ 据移动指令（MVPD和READA）中传送到数据空间。 和 ）中传送到数据空间。 这种能力再加上双操作数读的特性，支持单周期3操作 这种能力再加上双操作数读的特性，支持单周期 操作 数指令的执行， 指令。 数指令的执行，如FIRS指令。 指令 还有一组寻址片内外设的片内双向总线， ‘C54x还有一组寻址片内外设的片内双向总线，通过 还有一组寻址片内外设的片内双向总线 CPU接口中的总线交换器与 和EB 相连接。对这组 接口中的总线交换器与DB和 相连接。 接口中的总线交换器与 总线的访问， 总线的访问，需要两个或更多的机器周期来进行读和 具体所需周期数由片内外设的结构决定。 写，具体所需周期数由片内外设的结构决定。