(ISE使用流程)逻辑设计实验

实验一ISE工具的使用流程--拨码开关控制LED实验1.1 实验目的1.学会ISE的基本开发流程和常用功能的使用，本实验直接使用新建一个拨码开关控制led 实验来作为设计文件，通过ise 综合、映射、布局布线后，生成FPGA位流配置文件，通过JTAG口对开发板上FPGA进行配置。

2学会最基本拨码开关和led 工作原理。

1.2 实验原理1.实验开发板的拨码开关向上拨动时处于低电平，向下处于高电平，用此来控制LED灯。

2.LED灯的的一端已经接高电平，另一端接FPGA的IO口，因此当IO输出低电平是便可点亮LED灯，否则LED为暗。

3.按键默认为高电平，按键按下时接地为低电平来检测按键的按下的复位信号。

1.3 实验步骤1.打开ISE应用程序，进入图形化界面图表 12.点击File－>New project,在弹出的对话框中设定工程和工程路径，用HDL源码,NEXT图表 23.选定器件和封装，点击NEXT.图表 34.在工程中创建源文件，选择New Source.,选中Verilog Module,输入源文件名称图表 45.可在弹出的对话框中输入信号的输入输出定义，也可暂时不定义图表 56.点击下一步，点击finish,然后自动回到creat a new source 对话框，点击下一步，再击下一步，然后点击finish 。

图表 66.点击设计的源文件，然后整个界面如图所示图表77.将鼠标置于输入输出的下方，点击工具栏中的，然后进入各子目录选择如下，这是一个快捷操作模板。

右键use in file,可在源文件中看到已经添加相应的模板，然后修改一些端口、添加内容完善整个工程设计。

图表88.写源文件的代码如下module key_led(clk, key, reset_n, led);input clk;input key;input reset_n;output led;reg led;// Usage of asynchronous resets may negatively impact FPGA resources// and timing. In general faster and smaller FPGA designs will// result from not using asynchronous resets. Please refer to// the Synthesis and Simulation Design Guide for more information.always @(posedge clk or negedge reset_n)if (!reset_n) beginled <= 1;endelse beginif(key==0)led <=0;elseled <=1;endendmodule可用design Utilities点击create schematic symbol下观看所生成的原理图来分析电路的性能。

9.添加约束文件，source for 选择在synthesis….，选中源文件，右键new source,选择如图所示，输入文件名，点击next，然后finish.可以看到已经添加到工程中。

图表910.添加测试文件，在source for 选择在behavioral….,new source,然后选择Verilog test fixture,建立测试文件。

Next,选择关联key_led,点击完成图表1011.编写测试文件代码如下：选中测试文件，在processes中的modelsim simulator 中的下拉菜单中双击simulate….这样就可以仿真了。

（注意在仿真之前要进行xilinx library库的编辑，方法见附录1）module key_led_tb_v;// Inputsreg clk;reg key;reg reset_n;// Outputswire led;// Instantiate the Unit Under Test (UUT)key_led uut (.clk(clk),.key(key),.reset_n(reset_n),.led(led));always #5 clk=~clk;initial begin// Initialize Inputsclk = 0;key = 1;reset_n = 1;// Wait 100 ns for global reset to finish#100 key=0;#100 reset_n=0;#100 reset_n=1;#100 key=1;#100 $stop;// Add stimulus hereendendmodule图表1112.管脚分配，回到sythesis…下，选中ucf 文件，在process中双击打开assign package Pins,按照管脚分配图进行相应配置，然后保存。

图表1213.回到主界面选中HDL设计文件，双击generate…，然后修改到成功没有错误为止。

如下图所示图表1314.生成Bit文件，在generate….下拉菜单中，双击第二个，进行JTAG下载配置（先进行实验板上的下载硬件配置连接）。

然后会提示成功与否图表1415.进行开发板验证。

实验步骤结束1.4 实验结果分析1.仿真如图所示图表152.通过实验板验证可以看到，当讲拨码开关拨向ON时，灯亮，拨向OFF时暗，当不论在什么状态下，按下复位键则灯立即变暗，直至松手。

因此简单本设计符合设计预期的要求。

3.通过本实验，了解了最基本的硬件知识和建立一个工程，代码编写、综合、约束、分析、调试、下载观察等过程。

4.通过本次实验，进一步了解了FPGA工程使用的一个简单流程，在实验过程中需要认真做好每一个环节，配合实验说明书找到解决方法。

5.实验过程中遇到的问题和解决方法：1)生成的bit 文件后，下载实验现象没有变化：可能保存的路径错了，导致屡试屡败2)无法正常显示窗口：修改桌面系统主题，该回经典xp等默认主题，这是由于EDK与操作系统的一些不兼容造成的。

3)综合错误：修改成可综合代码。

4)有警告：可稍微看一下警告的内容，但这是正常现象。

附录1：xilinx library 编译方法两种（选其中一种）：（一）、在ISE Project Navigator中编译仿真库1、打开文件：安装路径:\Modeltech_6.2b，选中文件夹中的配置文件modelsim.ini ，右击，将文件属性中的只读去掉，变成可写入的，接着用写字板程序打开；2、在sources窗口中选择设计的目标器件xc3s500e-4pq208；在processes窗口中会出现design Utilties，选择Compile HDL Simulation Libraries项。

单击右键，在下拉菜单中选中Properties 命令，打开对话框如图所示。

3、Process Properties按如图选择，单击ok按钮关闭对话框。

4、双击Compile HDL Simulation Libraries，程序会自动完成对库文件的编译。

5、观看是否在modelsim.ini文件中加入以下部份。

; Verilog Sectionunisims_ver = 库文件所在地址/unisims_veruni9000_ver = 库文件所在地址/uni9000_versimprims_ver = 库文件所在地址/simprims_verxilinxcorelib_ver = 库文件所在地址/xilinxcorelib_veraim_ver = 库文件所在地址/abel_ver/aim_vercpld_ver = 库文件所在地址/cpld_ver; VHDL Sectionunisim = 库文件所在地址/unisimsimprim = 库文件所在地址/simprimxilinxcorelib = 库文件所在地址/xilinxcorelibaim = 库文件所在地址/abel/aimpls = 库文件所在地址/abel/plscpld = 库文件所在地址/cpld6、再将modelsim.ini设为只读即可7、可采用modelsim进行仿真了。

（二）、另一种方法1.在桌面上点击开始――运行――输入cmd，进入dos.2.在dos下输入：compxlib –s mti_se –arch all –l all –dir %xilinx%/lib –w3.等编译完成后便可在安装目录下的lib中生成库，将生成的库加入modelsim中。

1)方法：打开文件：安装路径:\Modeltech_6.2b，选中文件夹中的配置文件modelsim.ini ，右击，将文件属性中的只读去掉，变成可写入的，接着用写字板程序打开；2)在modelsim.ini中加入一下内容（库文件所在地址为-> 安装路径：\Xilinx92i\lib，比如有的同学是装在D盘，那就是：D:\Xilinx92i\lib ，这一步完成后将modelsim.ini再设为只读）; Verilog Sectionunisims_ver = 库文件所在地址/unisims_veruni9000_ver = 库文件所在地址/uni9000_versimprims_ver = 库文件所在地址/simprims_verxilinxcorelib_ver = 库文件所在地址/xilinxcorelib_veraim_ver = 库文件所在地址/abel_ver/aim_vercpld_ver = 库文件所在地址/cpld_ver; VHDL Sectionunisim = 库文件所在地址/unisimsimprim = 库文件所在地址/simprimxilinxcorelib = 库文件所在地址/xilinxcorelibaim = 库文件所在地址/abel/aimpls = 库文件所在地址/abel/plscpld = 库文件所在地址/cpld实验二用Core Generator生成DCM并进行仿真验证2.1 实验目的学会用core generate 生成dcm ，并使用modelsim进行仿真。

2.2 实验原理1.DCM是数字时钟管理器，它在xilinx的FPGA的设计中应用广泛，dcm 可以产生输入时钟的一倍频、二倍频，或M/D倍频等功能，也可以产生90、180、270度相移的时钟，例如FPGA输入时钟为66M，而我们的系统需要133M的时钟，则可以用到DCM二倍频。

2.编译库，将库文件加入modelsim中，然后可以进行联合仿真调试。