习题数电参考答案(终)-图文

习题数电参考答案（终）-图文
第一章数字逻辑概论
1.1数字电路与数制信号
1.1.1试以表1.1.1所列的数字集成电路的分类为依据，指出下列IC
器件属于何种集成度器件：（1）微处理器；（2）计数器；（3）加法器；（4）逻辑门；（5）4兆位存储器。

解：依照表1.1.1所示的分类，所列的五种器件：（1）、（5）属于
大规模；（2）、（3）属于中规模；（4）属于小规模。

1.1.2一数字信号波形如图题1.1.2所示，试问该波形所代表的二进
制数是什么？
解：图题1.1.2所示的数字信号波形的左边为最高位（MSB），右边
为最低位（LSB），低电平表示0，高电平表示1。

该波形所代表的二进制
数为010110100。

1.1.3试绘出下列二进制数的数字波形，设逻辑1的电压为5V，逻辑0的电压为0V。

（1）001100110011（2）0111010（3）1111011101
解：用低电平表示0，高电平表示1，左边为最高位，右边为最低位，题中所给的3个二进制数字的波形分别如图题 1.1.3（a）、（b）、（c）所示，其中低电平为0V，高电平为5V。

1.1.4一周期性数字波形如图1.1.4所示，试计算：（1）周期；（2）频率；（3）占空比。

解：因为图题1.1.4所示为周期性数字波，所以两个相邻的上升沿之
间持续的时间为周期，T=10m。

频率为周期的倒数，f=1/T=1/0.01=100Hz。

占空比为高电平脉冲宽度与周期的百分比，q=1m/10m某100%=10%。

1.2数制
1.2.1一数字波形如图1.2.1所示，时钟频率为4kHz，试确定：（1）它所表示的二进制数；（2）串行方式传送8位数据所需要的时间；（3）
以8位并行方式传送的数据时需要的时间。

解：该波形所代表的二进制数为00101100。

时钟周期
T=1/f=1/4kHz=0.25m。

串行方式传送数据时，每个时钟周期传送1位数据，因此，传送8位
数据所需要的时间t=0.25m某8=2m。

8位并行方式传送数据时，每个时钟周期可以将8位数据同时并行传送，因此，所需的时间t=0.25m。

1.2.2将下列十进制数转换为二进制数、进制数和十六进制数（要求转换
误差不大于2-4）：（1）43（2）127（3）254.25（4）2.718
解：此题的解答可分为三部分，即十-二、十-八和十-十六转换。

解
题过程及结果如下：1．十-二转换
（1）将十进制整数43转换为二进制数，采用\短除法\，其过程如下：低位高位
从高位到低位写出二进制数，可得（43）D=（101011）B。

（2）将十进制数127转换为二进制数，可以采用\短除法\，也可以
采用\拆分法\。

采用\短除法\，将127逐次除2，所得余数即为二进制数，
（127）D=（1111111）B。

采用\拆分法\，由于27=128，所以可得（127）D=27-1=（10000000）B－１＝（1111111）B。

（3）将十进制数254.25转换为二进制数，由两部分组成：整数部分（254）D=（11111110）B，小数部分（0.25）D=（0.01）B。

对于小数部分的十-二进制转换，才用\连乘法\，演算过程如下：
0.25某2=0.50b-1高位↓0.5某2=1.01b-2低位
将整数部分和小数部分的结果相加得（254.25）=（11111110.01）。

为了检查转换结果的误差，可以将转换结果返回到十进制数，即
27+26+25+24+23+22+21+2-2=254.25，可见没有转换误差。

（4）将十进制数2.718转换为二进制数，由两部分组成：整数部分（2）
D=（10）B；小数部分（0.718）D=（0.10110111）B，其演算过程如下：0.718某2=1.4361b-1高位0.436某2=0.8720b-20.872某2=1.7441b-3
0.744某2=1.4881b-40.488某2=0.9760b-50.976某2=1.9521b-60.952
某2=1.9041b-7
0.904某2=1.8081b-8低位
两部分结果之和为(2.718)D=(10.10110111)B=21+2-1+2-3+2-4+2-6+2-
7+2-8≈2.6875转换误差为2.718－2.6875=0.0305<2-4
要求转换结果不大于2-4，只要保留二进制数小数点后4位即可。

这
里二进制结果取小数点后8位数是为了便于将其转换为十六进制数。

2.十
-八转换
十进制到八进制的转换方法有两种：一是利用“短除法”，直接将十
进制数转换为八进制数；二是首先将十进制数转换为二进制数，然后再将
二进制数转换为八进制数。

现以（254.25）D转换为八进制数为例来说明。

对于整数部分，采用“短除法”，逐步除8求得：
8254……余6……o0831……余7……o183……余3……o20
由此得（254）D=（376）O
对于小数部分0.25，仿照式（1.2.7），对应b-1b-2...b-n，这里变为o-1o-2…o-n，其演算过程如下：
0.25某8=2.0……2……o-1所以，（254.25）D=（376.2）o
采用第二种方法时，首先将十进制数转换为二进制数，将每3位二进制数对应于1位八进制数，整数部分由低位到高位划分，小数部分不够3位的，低位补0.
所以得（254.25）D=（11111110.010）B=（376.2）O
因此，前述4个十进制数转换为二进制数后，可以将各个二进制数从小数点开始，整数部分从右向左，小数部分从左向右，每3位二进制数表示1位八进制数，可得：
（1）（43）D=（101011）B=（53）O（2）（127）D=（1111111）B=（177）O（3）（254.25）D=（11111110.010）B=（376.2）O（4）
（2.718）D=（10.101100）B=（2.54）O1.2.3将下列二进制数转换为十六进制数:(1)(101001)B(2)(11.01101)B
解:由小数点开始，整数部分从右向左，小数部分从左向右，每4位二进制数表示1位十六进制数，不够4位的补0，可
得:(1)(101001)B=(00101001)B=(29)H
(2)(11.01101)B=(0011.01101000)B=(3.68)H
1.2.4将下列十进制数转换为十六进制数(要求转换误差不大于16-4):(1)(500)D(2)(59)D(3)(0.34)D(4)(1002.45)D
解:将十进制数转换为十六进制数的方法有两种:一是利用\短除法\，逐步除16求得；二是首先将十进制数转换为二进制数，然后由小数点开始，整数部分从右向左，每4位二进制数表示1位十六进制数。

在习题1.2.2中介绍了第二种方法，可参考.这里采用\短除法\(1)将500连除以16如下:
16500……余41631……余15161……余10由此得(500)D=(1F4)H
(2)将29连除以16如下:
1659……余11163……余30由此(59)D=(3B)H
(3)将0.34连乘16如下:
0.34160.44160.04160.64165.44......57.04......70.64......010.24 (10)
由此得(0.34)D=(0.570A)H转换误差校核
(0.570A)H=5某16-1+7某16-2+10某16-4=0.339996
转换误差为0.34-0.339996=0.000004<16-4(4)将(1002.45)D分为整数和小数两部分转换将整数1002连除以16如下:
161002……余101662……余14163……余30所以得(1002)D=(3EA)H 将小数部分连乘16如下:
0.4516
7.2......73.2......33.2......33.2 (3)
0.2160.2160.216故(0.45)D=(0.7333)H转换误差校核
(0.7333)H=7某16-1+3某16-2+3某16-3+3某16-4=0.449997转换误差
为0.45-0.449997=0.000003<16-4
1.2.5将下列十六进制数转换为二进制数：（1）（23F.45）H（2）
（A040.51）H
解：将每位十六进制数用4位二进制数表示，并填入原数中相应的位置，得（1）（23F.45）H=（001000111111.01000101）B（2）（A040.51）H=(1010000001000000.0001)B
1.2.6将下列十六进制数转换为十进制数：
（1）（103.2）H（2）（A45D.0BC）H
解：将十六进制数按权展开相加，即可得十进制数：
（1）（103.2）=1某162+3某160+2某16-1=（259.1252）D
（2）（A45D.0BC）H=10某163+4某162+5某161+13某160+11某
16-2+12某16-3=40960+1024+80+13+0.04297+0.00293=(42077.0459)D
1.3二进制数的算术运算
1.3.1写出下列二进制数的原码反码和补码：
（1）（+1110）B（2）（+10110）B（3）（-1110）B（4）（-10110）B
解：二进制数为正数时，其原码、反码、补码相同；二进制数为负数时，
将原码的数值位逐位求反（即得到反码），然后在最低位加1得到补码。

所以：（1）A原=A反=A补=1110（2）A原=A反=A补=10110
（3）A原=11110，A反=10001，A补=10010
（4）A原=110110，A反=101001，A补=101010
1.3.2写出下列有符号二进制补码所表示的十进制数：
（1）0010111（2）11101000
解：二进制数的最高位为符号位。

最高位为0表示正数，为1表示负数。

（1）0010111为正数，所以（010111）B=（23）D
（2）11101000为负数的补码，首先将其再次求补还原为有符号的二
进制数（-0011000）B，再转换为十进制数为（-24）。

1.3.3试用8位二进制补码计算下列各式，并用十进制数表示结果：
（1）12+9（2）11-3（3）-29-25（4）-120+30解：（1），（12+9）补=（12）补+（9）补=000011001+00001001=00010101（2），（11-3）补
=（11）补+（-3）补=00001011+11111101=00001000（3），（-29-25）补
=(-29)补+(-25)补=11100011+11100111=11001010上述加法过程，最高位
的1被舍弃.将11001010求反补得到有符号的二进制数(-0110110)B，再
转换成十进制数为(-54)。

（4），（-120+30）补=（-120）补+（30）补
=10001000+00011110=10100110将10100110求反补得到有符号的二进制
数（-1011010）B，再转换成十进制数为（-90）。

1.4二进制代码
1.4.1将下列十进制数转换为8421BCD码：
（1）43（2）127（3）254。

25（4）2.178
解：将每位十进制数用4位8421BCD码表示，并填入原数中相应的位置，得：（1），（43）D=（01000011）BCD（2），（127）D=（000100100111）BCD（3），（254.25）D=（001001010100.00100101）BCD（4），（2.718）D=（0010.011100011000）BCD
1.4.21.4.2将下列数码作为自然二进制数或8421BCD码时，分别求出相应的十进数：
（1）10010111（2）100010010011（3）000101001001（4）10000100.10010001解：当上述三个数码作为自然二进制数转换为十进制数时，按权展开相加，即可得十进制数，二进制数的位权表如下：21121029282726252423222120224810245122561286432168421上述三个数码作为8421BCD码时，整数部分从右向左，没4位二进制数表示1位十进制数。

（1），（10010111）B=1某27+1某24+1某22+1某21+1某20=（151）D（2），（100010010011）B=1某211+1某27+1某22+1某24+1某21+1某20=（2195）D作为BCD码时，（100010010011）BCD=（893）D（3），（000101001001）B=1某28+1某26+1某23+1某20=（329）D
作为BCD码时，（000101001001）BCD=（149）D
1.4.3试用十六进制数写出下列字符的ASCII码的表示：
（1）+（2）＆（3）you（4）43
解：首先根据表1.4.3A，查出每个字符所对应的二进制数表示的ASCII码，然后将二进制数=码转换成十六进制数表示。

（3）you的ASCII码为1111001，1101111，1110101，对应的十六进制数分别为79，6F，75。

（4）43的ASCII码为0110100，0110011，对应的十六进制数分别为34，33。

1.6逻辑函数及其表示方法
1.6.1在图题1.6.1中，已知输入信号A、B的波形，画出各门电路
输出L的波形
解：首先根据输入信号的变化分段，然后按照每一段输入信号的取值，确定输出信号，逐段画出输出波形。

在图题1.6.1（a）中，只要与非门
的输入有0，输出就为1；输入全为1时，输出为0。

所以，得到L的波
形如图题解1.6.1（a）所示。

在图题1.6.1（a）所示实际是异或门，只要两个输入信号相同时，
输出为0，否则为1，得到输出L的波形如图题解1.6.1（b）所示。

第2章
2.1逻辑代数
2.1.1用真植表证明下列恒等试：
（1）(AB)CA(BC)（2）（A+B）（A+C）=A+BC（3）ABABAB
解：根据题意，首先分别写出等式两边逻辑表达式的真值表，然后观
察它们是否完全相同，若相同，则说明等式成立。

+B）○+C=A○+(B○+C)列写真值表，如表题解 2.1.1（a）所示。

（1）根据逻辑恒等式（A○
+B）○+C与A○+(B○+C)的真值表完全相同，故由表题解 2.1.1（a）的最右边两栏可知，（A○
+B）○+C=A○+(B○+C)成立。

等式（A○
（2）根据逻辑恒等式（A+B）（A+C）=A+BC列写真值表，如表题解
2.1.1（b）所示。

根据表题解2.1.1（b）所示的最右边两栏可知，（A+B）（A+C）与
A+BC的真值表完全相同，故等式（A+B）（A+C）=A+BC成立。

（3）根据
逻辑恒等式ABAB+AB列写真值表，如表题解2.1.1（C）所示。

根据表题解2.1.1（C）所示的最右边两栏可知，AB与ABAB的真值表
完全相同，故
等式ABAB+AB成立。

2.1.2写出三变量的摩根定理表达式，并用真值表验证其正确性。

解：三变量的摩根定理表达式为：A+B=A贩BC，ABC=A+B+C
按照A、B、C所有可能的取值情况列出真值表，如表题解2.1.2所示。

将表中第3列和第4列进行比较、第5列和第6列进行比较，可见等式两
边的真值表完全相同，故等式成立。

2.1.3用逻辑代数定律证明下列等式：
(1)AABAB(2)ABCABCABCABAC
(3)AABCACD(CD)EACDE解：对于这类题目，需要熟记逻辑代数的基本
定理，然后对等式的一边进行化简推导，得到另一边等式。

A+AA（）+B（1），A+B=（）（根据A+A=1）
=A+AB+AB=A+AB（根据A+AB=A）
（1+B）+AB（根据A+1=1）或者：A+AB=A（A+A）
=A+B=A+AB+AB=A+BBCAB+CABC+ACB=BABC（+（2），A）+（根据A+A=1）Rb430；RC4.890
Rb/RC的最大比值约为90。

3.2.2为什么说TTL与非门的输入端在以下四种接法下，都属于逻辑1：(1)输入端悬空；(2)输入端接高于2V的电源；(3)输入端接同类与非
门的输出高电压3.6V；(4)输入端接10KΩ的电阻到地。

解：（1）对于图题解3.2.2所示的与非门电路，当输入端悬空是，
T1的发射极电流iE1=0，集电结正偏。

VCC通过Rb1和T1的集电结向T2、T3提供基极电流，使T2、T3饱和导通，输出为低点平。

可见输入端悬空
等效于逻辑1。

（2）v12VVIH，属于逻辑1。

（3）v1=3.6V>VIH，属于属于逻辑1。

（4）对于图题解3.2.2所示的与非门电路，考虑A端接10kΩ电阻
接地，B端悬空时，
)电阻、T1的发射结（0.7V）和10kΩ电阻上，显然，则电源电压VCC=5V分配到Rb1(4kW此时输入端也属于逻辑1。

3.2.3设有一74LS04反相器驱动两个74ALS04反相器和四个74LS04
反相器.(1)问驱动门是否超载(2)若超载，试提出一改进方案;若未超载，
问还可增加几个74LS00门解：（1）根据题意，74LS04为驱动门，同时
它又是负载门，负载门中还有74ALS04。

从附录A中查出74LS04和
74ALS04的参数如下（不考虑符号）。

74LS04：IOL(ma某)=8mA，IOH(ma 某)=0.4mA；IIL(ma某)=0.4mA，
IIH(ma某)=0.02mA
74ALS04：IIL(ma某)=0.1mA，IIH(ma某)=0.02mA
4个74ALS04
的输人电流为：4IIL(ma某)=40.4mA1.6mA，
4IIH(ma某)=40.02mA2
个
74ALS04
0.08mA。

0.2mA，
的输人电流为：2IIL(ma某)=20.1mA2IIH(ma某)=20.02mA0.04mA。

①拉电流负载情况下如图题解3.2.3（a）所示，74LS04总的拉电流为两部分．即4个74LS04的高电平输人电流最大值4IIH(ma某)流最大值2IIH(ma某)0.08mA；2个74ALS04的高电平输人电
0.04mA。

两部分拉电流之和为0.08mA＋0.04Ma=0.12mA。

而
74LS04能提供0.4mA的拉电流，并不超载。

②灌电流负载情况如图题解3.2.3（b）所示，驱动门的总灌电流为l.6mA＋0.2mA=18mA。

而74LS04能提供8mA的灌电流，也未超载。

(2）从上面分析计算可知，74LS04所驱动的两类负载无论是灌电流还是拉电流均未超载，仍有一定的负载裕量。

在拉电流负载情况下电流裕量为0.4mA－0.12mA=0.28mA，可增加
74LS00负数为0.28mA／0.02mA=14。

在灌电流负载情况下电流格量为8mA－18mA=6.2mA，可增加74LS04负数为6.2mA／0.4mA15。

综合考虑，除了2个74ALS04反相器和4个74LS04反相器负载外，
再增加负载74LS04数目不能超过14个。

3.2.4图题3.2.4所示为集电极开路门74LS03驱动5个CMOS逻辑门，已知OC门输出管截止时的漏电流IOZ=0.2mA;负载门的参数
为:VIH(min)=4V，VIL(ma某)=1V，IIL=IIH=1uA.试计算上拉电阻的值.
解：从附录A查得74LS03的参数为：VOH(min)=2.7V，VOL(ma
某)=0.5V，
IOL(ma某)=8mA。

根据式（3.1.6）和式（3.1.7）可以计算出上拉电
阻的值。

灌电流情况如图题解3.2.4（a）所示，74LS03输出为低电平，
IIL(total)=5IIL=50.001mA
0.005mA，有
Rp(min=)VDD-VO(Lma某)ILIOL(ma某-)I(5-0.V5)籛0.5k6
-0.00mA5)t(ota)l(8=拉电流情况如图题解3.2.4（b）所示，74LS03
输出为高电平，
IIH(total)=5IIH=50.001mA0.005mA，由于VOH(min)
保证负载门的输入高电平，取VOH(min)=4V，有
Rp(ma某)=VDD-VOH(min)IOL(total)-IIH(total)(5-4)V=籛
4.9k(0.2+0.005)mA
综上所述，RP的取值范围为0.56~4.9kΩ
3.2.5
图题3.2.5表示—2输入端BiCMOS与非门电路，试分析该电路是怎样实现与非逻辑
关系(即LAB)的。

解：图题3.2.5所示的与非门电路在结构上与或非门电路的结构恰好相反，两个NMOSFET的MNA和MNB彼此串联，而两个PMOSFET的MPA和MPB则彼此并联。

当A、B两输人端均为高电平时，MNA和MNB均导通，MPA和MPB则均截止，输出L为低电平。

此时M1A和M1B外饱和导通，为TI基区的存储电荷提供一条释放通路。

当A、B两输人端之一为低电平时，MNA或MNB中有一个截止，M1A或M1B中也有一个截止，而MPA或MPB导通，使输出为高电平；VDD通过导通的MPA或MPB驱动M2，使M2导通，为T2基区的存储电荷提供一条道路，使其迅速释放。

可见图题3.2.5所示电路具有与非的逻辑功能3.3射极耦合逻辑门电路
3.3.1某ECL门电路在250C时的参数为：VIL(ma某)=-1.475V，
VIH(min)=-1.105V，VOL(ma某)=-1.630V，VOH(min)=-0.980V。

解：根据计算噪声容限的公式（3.1.1）和（3.1.2）得到其高电平和低电平噪声容限分别为
VNH=VOH(min)-VIH(min)=-0.980V-(-1.105V)=0.125VVNL=VIH(ma 某)-VOL(ma某)=-1.475V-(-1.630V)=0.155V可见，ECL门电路的噪声容限非常低。

3.4砷化镓逻辑门电路
3.4.1试分析3.4节介绍的两种砷化镓逻辑门电路的噪声容限.，并判断哪种电路的抗干扰能力强。

解：从3.4节内容可知，直接耦合FET逻辑电路的参数为：
VIL(ma某)=0.54V，
VIH(min)=0.63V，VOL(ma某)=0.17V，VOH(min)=0.7V，因此其高电平
和低电平噪声容限分别为
VNH=VOH(min)-VIH(min)=0.7V-0.63V=0.07V
VNL=VIL(ma某)-VOL(ma某)=0.54V-0.17V=0.37V耗尽型FET逻辑电路的参数为：VIL(ma某)
=-0.26V，VIH(min)=-0.16V，
VOL(ma某)=-1.27V，VOH(min)=0.7V。

因此，其高电平和低电平噪声容限分别为
VNH=VOH(min)-VIH(min)=0.7V-(-0.16V)=0.86VVNL=VIL(ma某)-VOL(ma某)=-0.26V-(-1.27V)=1.01V
根据计算结果可知，耗尽型FET逻辑电路的噪声容限数值均比直接耦合FET逻辑电路的大，因此，抗干扰能力比直接耦合FET逻辑电路强。

3.5逻辑描述中的几个问题
3.5.1试对图题3.5.所示电路的逻辑门进行变换，使其可以用单一或非门实现。

解：将图题3.5.1所示电路第二级的与门用其等效符号代替，得到图题解3.5.1（a）所示电路。

然后将第二级输人端的小圆圈移至第一级的输出端，得到图题解3.5.1（b）所示电路，该电路可以用或非门74HCT02实现。

另外，也可以将电路的逻辑表达式进行变换得
)(C+D)=(A+B)(C+L=(A+BD)=A+B+C+D直接用或非门实现上述表达式，得到如图题解3.5.1（b）所示的逻辑电路。

3.5.2电路如图题3.5.2所示，使用与非门实现。

解：将图题3.5.2所示电路第二级的或门用其等效符号代替，得到图题解3.5.2（a）所示电路。

然后将第二级输人端的小圆圈移至第一级的输出端，得到图题解3.5.2（b）所示电路，该电路可以用一片包含四个2输人与非门的74HCT00和一片包含三个3输人与非门的74HCT10实现。

3.6逻辑门电路使用中的几个实际问题
3.6.1当CMOS和TTL两种门电路相互连接时，要考虑哪几个电压和电流参数？这些参数应满足怎样的关系？
解：当CMOS和TTL两种门电路相互连接时，需要考虑驱动门输出的电压和电流值
VOH(min)、VOL(ma某)、IOH(ma某)、IOL(ma某)，负载门输人端的电压和电流值VIH(min)、
VIL(ma某)、IIH(ma某)、IIL(ma某)，驱动门和负载门是否匹配需要考虑两个因素。

一个
是逻辑门电路的扇出问题，即驱动门必须能对负载门提供足够的灌电
流或者拉电流。

灌电流情况下应满足：IOL(ma某)拉电流情况下应满足：IOH(ma某)3IIL(total)
3IIH(total)
另一个是逻辑电平兼容性问题，驱动门的输出电压必须满足负载门所
要求的高电平或者低电平输人电压的范围。

即：
VOH(min)3VIH(min)
VOL(ma某)￡VIL(ma某)
如果上述条件均满足，则两种门电路可以直接相互连接；如果不满足，则需要通过上拉电阻或电平移动器等接口电路进行连接。

3.6.2当用74LS系列TTL电路去驱动74HC系列CMOS电路时，试简
述其设计思路，是否需要接口电路试计算其扇出数，并对接口电路就开关
速度和功耗两方面作出评价（设用一个74LS逻辑门作为驱动器件，并且
它的高电平输出时的漏电流为0.2mA）。

解：（1）因为74LS系列NL电路的输人为低电平时，输出高电平电
压值为
VOH(min)=2.7V，而74HC系列的VIH(min)=3.5V（见附录A），两种
电路的电压不兼容，
当用74LS系列TTL电路去驱动CMOS电路时，需要另加接口电路，如
图题解3、62所示。

由于CMOS门的IIL(ma某)和IIH(ma某)均很小，远
满足条
IOL(ma某)3IIL(total)和
IOH(ma某)3IOH(total)；理论上扇出数可以很大。

但CMOS门电路的
输入电容较大，负
载门过多会影响电路的开关速度。

取扇出数No=20。

RP的值可按式（3.1.6）和式（3.1.7）来计算。

（2）
RP(min)V，的值按式（3.1.6）计算，根据附录A可知，VOL(ma
某)=0.5IOL(ma某)=8mA，IIL(ma某)=0.001，得
RP(min)=（3）
VCC-VOL(ma某)IOL(ma某)-IIL(total)=(5-0.5)V籛0.56k
8mA-0.001mA20RP(ma某)的值按式（3.1.7）计算，根据附录A及已
知条件可知，
VOH(min)=2.7V，IOZ=0.2mA，VIH(min)=3.5V，VIH(ma某)=0.001mA，为保证负载门输入高电平值，取VOH(min)RP(ma某)==3.5V=，得
VCC-VOH(min)IOZ(total)+IIH(total)(5-3.5)V籛6.8k
0.2mA+0.001mA20综上所述，RP，的取值范围为0.56－6.8kΩ，为了
兼顾开关速度和功耗可取Rp=1~3kΩ。

3.6.3当用74ALS系列TTL去驱动74HC系列CMOS时，重复题3.6.2。

解：（1）74ALS系列TTL电路的输出高电平电压值为VOH(min)=3V，
而74HC系列的
VIH(min)=3.5V，74ALS系列驱动74HC系列CMOS时，电压不兼容，
故需外加接口电路，其设计思路与题.3.6.2相同。

取扇出数NO=20。

RP
的值可按式（3.1.6）和式（3.1.7）来计算。

（2）
RP(min)的值按式（3.1.6）来计算，根据附录A可知，VOL(ma
某)=0.5V，
IOL(ma某)=8mA，IIL(ma某)=0.001mA，得
RP(min)=VCC-VOL(ma某)IOL(ma某)+IIL(total)=(5-0.5)V籛0.56k
8mA-0.001mA20（3）RP(ma某)的值按式（3.1.7）计算，根据附录A
及已知条件可知，VOL(min)=3V，
IOZ=0.2mA，VIL(min)=3.5V电平值，取VOH(min)，IIH(ma
某)=0.001mA，为保证负载门输入高
=3.5V得
RP(ma某)=VCC-VOH(min)IOL(total)+IIH(total)=(5-3.5)V籛6.8k
0.2mA+0.001mA20综上所述，RP，的取值范围为0.56－6.8kΩ，为了
兼顾开关速度和功耗可取Rp=1~3kΩ
3.6.4当用HC系列CMOS去驱动74LS系列TTL门电路时，试简述其
设计思路，指出是否需要加接口电路。

并就开关速度和功耗两方面对接口
电路进行评价。

解：（1）从附录A查得：74LS系列的VIH(min)系列CMOS的VOH(min)=2V，VIL(ma某)=0.8V，而HC
=3.84V，VOL(ma某)=0.33V，故不需要另加接口电路。

（2）扇出数灌电流负载时的扇出数为
NOL=IOL(ma某)IIL(ma某)IOH(ma某)IIH(ma某)=4mA=10
0.4mA拉电流负载时的扇出数为
NOH=4mA==2000.02mA综合考虑上述两种情况，因NOH10，故取NO=10。

3.6.5当用HC系列CMOS驱动ALS系列TTL时，重复题3.6.4。

解：由于两者电压兼容，不需要外加接口电路。

扇出数的计算结果与
题3.6.4相同。

3.6.6复习一下TTL门的输出电路。

若TTL的输出级超载时，电路会
出现什么现象？用什么仪器进行判断？
解：TTL门输出超载可能有两种情况，以74LS系列为例：（1）灌电
流超载，此时VOL将超过0.5V；（2）拉电流超载，此时VOH将低于2.7V。

用数字电压表测量VOL和VOH，即判断是否超载。

3.6.7设计一发光二极管（LED）驱动电路，设LED的参数为VF=2.5V，ID=
4.5mA，VCC=5V，当LED发亮时，电路的输出为低电平，选用集成门电
路的型号，并画出电路图。

解：设驱动电路如图题解3.6.7所示，选用74LS04作为驱动器件。

它的输出低电平电流IOL(ma某)=8mA，VOL(ma某)=0.5V。

电路中的限流
电阻
VCC-VF-V(ma某)ID=(5-2.5-0.5)V=444W
4.5mAR=
第四章习题
4.1组合逻辑电路图的分析
4.1.1写出如图题4.1.1所示电路对应的真值表。

解：(1)根据图题4.1.1(a)所示的逻辑图，写出其逻辑表达式，并进
行化简和变换得L=AB+A+B+BCC
ABABBCC
ABABBC
BAC
根据上述逻辑表达式列出真值表如表题解4.1.1(a)所示。

(2)根据图题4.1.1(b)所示的逻辑图，写出其逻辑表达式，并进行化简和变换得L2ABCABCA(BCBC)
L1L2ABCA(BCBC)ABCA(BCBC)ABC01根据上述逻辑表达式列出真值表，如表题解4.1.1(b)所示.
4.1.2组合逻辑电路及输入波形（A、B）如图题4.1.2所示，试写出输出端的逻辑表达式并画出输出波形.
解：由逻辑电路写出逻辑表达式
LABABAB
首先将输入波形分段，然后逐段画出波形.当A、B信号相同时，输出为1，不同时，输出为0，得到输出波形，如图题解4.1.2所示。

4.1.3设有四种组合逻辑电路，它们的输入波形(A、B、C、D)如图题4.1.3(a)所示，其对应的输出波形为W、某、Y、Z，如图4.1.3(b)所示，试分别写出它们的简化逻辑表达式.
解：分析输入波形可知，输入变量从高位到低位为D、C、B、A，输入信号依次从0000递增到1111，根据波形图可列出真值表，由卡诺图化简得到逻辑表达式。

(1)由波形图列真值表，如表题解4.1.3所示。

(2)由真值表画W，某，Y，Z的卡诺图，如图题解4.1.3所示。

(3)由卡诺图写出W，某，Y，Z的最简与或表达式
WCBDCADCACBA
某DBBACBADCAYDCBDCBDCAZCADBADBADCB
4.1.4试分析图题4.1.4所示逻辑电路的功能.
解：组合逻辑电路的分析步骤是，首先由逻辑电路写出逻辑表达式，
然后根据逻辑表达式列出真值表，再由真值表判断逻辑功能.由逻辑电路
写出逻辑表达式
L(AB)(CD)
列出真值表，如表题4.1.4所示。

由真值表可知，输入奇数个1(或0)，输出L=1，输入偶数个1(或0)，输出L=0，该电路为奇校验电路。

4.1.5逻辑电路如图题4.1.5所示，试分析其逻辑功能.
解：根据组合逻辑电路的分析步骤
(1)由逻辑电路写出输出与输入的逻辑表达式
L1ABABL2ABAB(AB)(AB)ABAB
L3ABAB(2)
列出真值表，如表题解4.1.5所示.
由真值表可知，当A>B，L1=1，L2=L3=0;当A
该逻辑电路为1位数值比较器。

4.1.6试分析图题4.1.6所示逻辑电路的功能.
解：根据组合逻辑电路的分析步骤，首先写出逻辑表达式SABCi
C0(AB)CiAB(AB)CiABABACiBCi
由逻辑表达式列真值表，如表题解4.1.6所示.。