WM8805数据手册 中英文对照

* WM8805是一种高性能的用户模式S / PDIF收发器,支持8个接收通道和1传输通道。

*用晶振或由外部提供高质量的主时钟用来恢复低抖动地由S / PDIF提供的主时钟。

*用高性能的内部锁相环产生所有典型的音频

时钟。一个专用的CLKOU

脚提供了一个高驱动时钟输出。

*通过提供一个选项,允许设备仅仅是用来清理(de抖动)接收到的数字音频

信号。

*该设备可用于在软件的控制模式或独立的硬件控制模式。在软件控制方式,支持2-wire和3-wire接口模式。

*状态和错误监测是内置的,结果可以通过控制接口读出,在“标志”模式下

通过音频数据接口GPO脚(音频数据和状态标志附加)。

*音频数据接口支持I2S,向左对齐,右对齐和DSP音频格式的字长16位,

与采样率从32到192KHz/秒。

*设备提供一个28脚无铅SSOP封装。

1.数字输入插脚有施密特触发器的输入缓冲区。

2.参考表6设备配置在上电或硬件复位。

1.锁相环和数字供电必须始终在供电电压范围0.3 v以内内。

2.锁相环和数字地必须始终在地电压的0.3 v以内。

1. 锁相环和数字供电必须始终在供电电压范围0.3 v以内内。

2. 锁相环和数字地必须始终在地电压的0.3 v以内。

DEVICE DESCRIPTION

设备描述

INTRODUCTION FEATURES

介绍功能

•IEC-60958-3 compatible with 32 to 192k frames/s support.

IEC - 60958 - 3兼容32到192 k帧/ s的支持

•Supports AES-3 data frames.

支持aes 3数据帧

•Support for reception and transmission of S/PDIF data.

支持S / PDIF数据的接收和传输。

•Clock synthesis PLL with reference clock input and low jitter output.时钟合成锁相环根据参考时钟输入并输出低抖晃的信号。•Supports input reference clock frequencies from 10MHz to 27MHz.支持输入参考时钟的频率从10 mhz到27 mhz。

•Dedicated high drive clock output pin.

专用高驱动时钟输出引线。

•Register controlled channel status bit configuration.

寄存器控制通道状态位配置。

•Register read-back of recovered channel status bits and error flags.

寄存器复诵的通道状态比特和错误恢复的标志。

•Detection of non-audio data, sample rate and de-emphasis.

检测非音频数据,采样率和去加重。

•Programmable GPOs for error flags and frame status flags.

可编程GPOs错误标志和帧状态标志。

The WM8805 is an IEC-60958 compatible S/PDIF transceiver with support for up to eight received

S/PDIF data streams and one transmitted S/PDIF data stream.

这个WM8805是iec - 60958兼容的S / PDIF收发器,支持多达8个接收S / PDIF数据流和

一个S / PDIF传输数据流。

The receiver performs data and clock recovery, and transmits recovered data from the chip either

through the digital audio interface or, alternatively, the device can loop the received S/PDIF data

back out through the S/PDIF transmitter producing a de-jittered S/PDIF transmit data stream. The

recovered clock may be routed to a high drive output pin for external use. If there is no S/PDIF input

data stream the PLL can be configured to output all standard MCLK frequencies or it can be

configured to maintain the frequency of the last received S/PDIF data stream.

接收器处理数据和时钟恢复,并且通过芯片任何一个数字音频接口传输恢复的数据或者

设备可以循环确认S / PDIF数据，回收由S / PDIF发射机产生一个S / PDIF低抖动传输数据流。

这个恢复的时钟可能被路由发送到一个高驱动外部引线输出。如果没有S/PDIF输入数据流，这

个锁相环可以被配置为输出所有标准MCLK频率或去维持最后一次收到的S / PDIF数据流的频率。

The transmitter generates S/PDIF frames where audio data may be sourced from the S/PDIF

receiver or the digital audio interface. Timing for the S/PDIF transmitter interface can be sourced

from the internally derived MCLK ine loop through mod or it can be taken from an external source.

S/PDIF FORMAT S/PDIF is a serial, bi-phase-mark encoded data stream. An S/PDIF frame consists of