《数字系统设计》实验指导书及综合作业1

《数字系统设计》
实验报告
班级：13级电子信息
姓名：
学号：
指导老师：
实验1 组合电路的设计
实验目的：
熟悉ISE的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。

实验内容：
首先利用ISE完成2选1多路选择器的文本编辑输入(mux21a.vhd)和仿真测试等步骤，给出仿真波形。

实验程序:
ENTITY mux21a IS
PORT (a, b, s: IN BIT;
Y: OUT BIT);
END ENTITY mux21a;
ARCHITECTURE one OF mux21a IS
BEGIN
PROCESS (a, b, s)
BEGIN
IF s='0' THEN y<=a; ELSE y<=b;
END IF;
END PROCESS;
END ARCHITECTURE one;
实验结果：
1、综合电路图
2、仿真时序图
实验分析：从实验程序可知，实体部分定义了输入与输出端口；结构体部分根据语句排列的先后顺序，用关键词IF引导，首先通过条件语句的判断表达式（s='0'）做判断，若满足
条件，即s为低电平，于是执行赋值语句y<=a，即将a端口的数据向y输出；否则（即ELSE ），即s为高电平，则执行赋值语句y<=b。

在仿真时序图中，我们已经将a,b,s进行了赋值，以s为基准分析输出结果如下：
在0~100ns內，s=0，则执行输出为y=a；
在100~200ns内，s=1，则输出y=b；
在200~400ns内，s=0，则输出y=a；（其后与此类似）
验证一下，输出确实满足实验要求，故仿真结果正确。

实验2 时序电路的设计
实验目的：
熟悉ISE的VHDL文本设计过程，学习简单时序电路的设计、仿真和测试。

实验任务：
设计一个带使能输入及同步清0的增1/减1的3位计数器，并仿真。

实验程序：
Library ieee;
Use ieee.std_logic_1164.all;
Use ieee.std_logic_unsigned.all;
Entity up_down is
Port(clk,rst,en,up: in std_logic;
Sum: out std_logic_vector(2 downto 0);
Cout: out std_logic);
End;
Architecture a of up_down is
Signal count: std_logic_vector(2 downto 0);
Begin
Process(clk,rst)
Begin
If rst=’0’ then
Count<=(others=>’0’);
Elsif rising_edge(clk) then
If en=’1’ then
Case up is
When ‘1’ => count<=count+1;
When others =>count<=count-1;
End case;
End if;
End if;
End process;
Sum<=count;
Cout <=’1’ when en=’1’ and ((up=’1’ and count=7) or (up=’0’ and count=0)) else ‘0’;
End;
实验结果：
1、综合电路图
2、仿真时序图
实验分析：从试验程序可以知道，该程序要实现一个带使能输入及同步清0的增1/减1的3位计数器。

当rst=’0’ ，输出被清零，否则（即rst=1）且使能端en=1时开始进行计数。

计数规则如下，（前提条件rst=1，en=1）当up=1时，输出count<=count+1，否则（即up=0）输出count<=count-1。

这里为了方便分析，我们将0~82ns的时间内rst=0，之后的时间为高电平。

所以，在82ns以后，我们以“up”的值为基准，并结合clk进行实验结果的分析：
在0~82ns内，rst=0，输出count=0；
之后，在第一个clk上升沿，en=1，up=1，执行count<=count+1，，count从0增加到1；
在第2，3个clk上升沿时，en=0，保持当前值1；
在第3个上升沿时，en=1，up=1，执行count<=count+1，count输出加1，为2；第4个上升沿时，同理计数加1，为3.
综上分析，实验仿真结果显然满足实验要求，故仿真结果正确。

实验3 8-3优先编码器的VHDL设计
实验目的：
1、通过常见基本组合逻辑电路的设计，熟悉EDA设计流程。

2、熟悉文本输入及仿真步骤。

3、掌握VHDL设计实体的基本结构及文字规则。

4、理解硬件描述语言和具体电路的映射关系。

实验原理：
表8-3优先编码器真值表
实验源程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY ENCODER IS
PORT(
D:IN STD_LOGIC_VECTOR(0 TO 7);
A:OUT STD_LOGIC_VECTOR(0 TO 2)
);
END ;
ARCHITECTURE XIANI OF ENCODER IS
BEGIN
PROCESS(D)
BEGIN
IF (D(7)='0')THEN A<="111";
ELSIF (D(6)='0')THEN A<="110";
ELSIF (D(5)='0')THEN A<="101";
ELSIF (D(4)='0')THEN A<="100";
ELSIF (D(3)='0')THEN A<="011";
ELSIF (D(2)='0')THEN A<="010";
ELSIF (D(1)='0')THEN A<="001";
ELSIF (D(0)='0')THEN A<="000";
ELSE A<="ZZZ";
END IF;
END PROCESS;
END;
实验结果
1、综合电路图
2、仿真波形
实验分析：该试验程序要实现的是一个8-3优先编码器，且优先级别是：
D（7）>D（6）>D（5）>D（4）>D（3）>D（2）>D（1）>D(0)（低电平有效）。

根据程序和时序仿真图进行分析：（高电平为“1”，低电平为“0”）
在0~200ns内，D（7）=0，则输出A=111，对应二进制为7；
在200~300ns内，D(7)=1,D(6)=0,则输出A=110，对应二进制为6；
在300~600ns内，D(7)=D(6)=1,D(5)=0，则输出A=101，对应二进制为5；
在600ns以后，D(7)=0，则输出A=111,对应二进制为7.
综上分析，仿真结果满则实验要求，显然仿真结果正确。