STM32常用英文缩写
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ARM：Ad vance d RIS C Mac hine
AAPC S：ARM Arch itect ure P roces s cal l sta ndard
ARM体系结构过程调用标准
RI SC：R educe d Ins truct ion S et Co mpute r 精简指令集计算机
RTO S：Rea l Tim e Ope ratin g Sys tem 实时操作系统
DMA：Dire ct Me moryAcces s 存储器直接访问
EXTI: Ext ernal Inte rrupt s 外部中断
FS MC: F lexib le st aticmemor y con troll er 可变静态存储控制器
F PB：fl ash p atchand b reakp ointFLASH转换及断电单元
HSE：H ign s peedexter nal
HSI:Highspeed inte rnal
LSE: LowSpeed exte rnal
LSI: LowSpeed Inte rnal
LSU: load stor e uni t 存取单元
PF U: pr efetc h uni t 预取单元
IS R：Int errup t Ser viceRouti nes 中断服务程序
NMI: Non maska ble I nterr upt 不可屏蔽中断
NVI C: Ne stedVecto red I nterr upt C ontro ller嵌套向量中断控制器MPU: Memo ry Pr otect ion U nit 内存保护单元
MIP S:mil lioninstr uctio ns pe r sec ond 每秒能执行的百万条指令的条数
RCC：R esetand c lockcontr ol 复位和时钟控制
RTC: Rea l-Tim e Clo ck 实时时钟
I WDG:indep enden t wat chdog独立看门狗
WW DG：Wi ndowwatch dog 窗口看门狗
TIM：timer定时器
GAL:gener ic ar ray l ogic通用阵列逻辑
PA L:pro gramm ablearray logi c 可编程阵列逻辑
ASIC:Appl icati on Sp ecifi c Int egrat ed Ci rcuit专用集成电路
F PGA:F ield－Progr ammab le Ga te Ar ray 现场可编程门阵列
C PLD:C omple x Pro gramm ableLogic Devi ce 可编程逻辑器件
端口
AFIO：alte rnate func tionIO 复用 IO 端口
GP IO：ge neral purp ose i nput/outpu t 通用IO 端口
IOP（A-G）:IO p ort A - IO port G (例如：IOP A:IOportA)
C AN：Co ntrol ler a rea n etwor k 控制器局域网
FLITF：TheFlash memo ry in terfa ce 闪存存储器接口
I2C： Int er-in tegra ted c ircui t 微集成电路
I IS：i ntegr ate i nterf ace o f sou nd 集成音频接口
JTAG：join t tes t act ion g roup联合测试行动小组
SPI：S erial Peri phera l Int erfac e 串行外围设备接口 SDIO: SDI/O
UART: Univ ersal Sync hr./A synch. Rec eiver Tran smitt er 通用异步接收/发送装置USB: Univ ersal Seri al Bu s 通用串行总线
寄存器相关
CPS P： Cu rrent Prog ram S tatus Regi ster当前程序状态寄存器
SPSP： sav ed pr ogram stat us re giste r 程序状态备份寄存器
CS R：clo ck co ntrol/stat us re giste r 时钟控制状态寄存器
LR： lin k reg ister链接寄存器
SP： sta ck po inter堆栈指针
MSP: mai n sta ck po inter主堆栈指针
PS P：pro cessstack poin ter
在S TM32的固件库中定义了三个结构体与这三个寄存器组相对应，这三个结构体与ARM手册中寄存器的对应关系如下：
一、N VIC寄存器组
STM32的固件库中有如下定义：
type def s truct
{
vu32ISER[2];
u32RESER VED0[30];
vu32 ICE R[2];
u32 RSE RVED1[30];
vu32 IS PR[2];
u32 RE SERVE D2[30];
vu32ICPR[2];
u32RESER VED3[30];
vu32 IAB R[2];
u32 RES ERVED4[62];
v u32 I PR[11];
}NVIC_TypeD ef;
它们对应ARM手册中的名称为
ISE R = I nterr upt S et-En ableRegis ters
ICER= Int errup t Cle ar-En ableRegis ters
ISPR= Int errup t Set-Pend ing R egist er
IC PR =Inter ruptClear-Pend ing R egist er
IA BR =Activ e Bit Regi ster
IPR = Inte rrupt Prio rityRegis ters
每个寄存器有240位，以Inter ruptSet-E nable Regi sters说明，IS ER[0]对应中断源
0~31，ISER[1]对应中断源32~63，ST M32只有60个中断源，所以没有
ISER[2:7]。
参考STM32技术参考手册中的中断向量表，中断源的位置为：
位置0 - WWDG = Wi ndowWatch dog i nterr upt
位置1 -PVD = PVDthrou gh EX TI Li ne de tecti on in terru pt
位置2 - T AMPER = Ta mperinter rupt
......
位置58 - D MA2_C hanne l3 =DMA2Chann el3 g lobal inte rrupt
位置59 - DM A2_Ch annel4_5 = DMA2 Chan nel4and D MA2 C hanne l5 gl obalinter rupts
二、系统控制寄存器组
ST M32的固件库中有如下定义：
ty pedef stru ct
{
vuc32 CP UID;
vu32 ICS R;
vu32VTOR;
vu32 AI RCR;
vu32 SCR;
v u32 C CR;
vu32 SHPR[3];
vu32 SHC SR;
vu32 CFSR;
v u32 H FSR;
vu32 DFS R;
vu32MMFAR;
v u32 B FAR;
vu32 AFS R;
}SCB_T ypeDe f; /* Syst em Co ntrol Bloc k Str uctur e */
它们对应ARM手册中的名称为
CPUI D = C PUIDBaseRegis ter
I CSR = Inte rrupt Cont rol S tateRegis ter
V TOR = Vect or Ta ble O ffset Regi ster
AIRCR = Ap plica tionInter rupt/Reset Cont rol R egist er SC R = S ystem Cont rol R egist er
CC R = C onfig urati on Co ntrol Regi ster
SHPR= Sys tem H andle rs Pr iorit y Reg ister
SHCS R = S ystem Hand ler C ontro l and Stat e Reg ister CFSR = Co nfigu rable Faul t Sta tus R egist ers
H FSR = Hard Faul t Sta tus R egist er
DF SR =Debug Faul t Sta tus R egist er
MM FAR = MemManag e Add ressRegis ter
B FAR = BusFault Addr ess R egist er
AF SR =Auxil iaryFault Stat us Re giste r
三、系统时钟寄存器组
S TM32的固件库中有如下定义：
t ypede f str uct
{
vu32 CT RL;
vu32 LOAD;
v u32 V AL;
vuc32 CAL IB;
} SysT ick_T ypeDe f;
它们对应ARM手册中的名称为
C TRL = SysT ick C ontro l and Stat us Re giste r LOA D = S ysTic k Rel oad V alueRegis ter
V AL =SysTi ck Cu rrent Valu e Reg ister
CALI B = S ysTic k Cal ibrat ion V alueRegis ter
。