电子设计自动化(全套课件393P)
合集下载
相关主题
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
电子与通信工程系 11
„
„
Fm1
W0 W1 W p 1
M 0, m 1 M 2, m 1 M p 1, m 1
M 0,1 M 2,1 M p 1,1
M 0,0 M 2,0 M p 1,0
Fm1
存储单元逻辑函数表示：
F 1
F0
F0 M p 1,0Wp 1 M 1,0W1 M 0,0W0 F1 M p 1,1Wp 1 M 1,1W1 M 0,1W0 Fm 1 M p 1, m1Wp 1 M 1, m1W1 M 0, m1W0
电子与通信工程系
7
可编程逻辑器件分类-编程工艺
熔丝(Fuse)型器件。 反熔丝(Antifuse)型器件。 编程工艺
EPROM型器件。
EEPROM型器件。
SRAM型器件。
Flash型器件。
电子与通信工程系
1.1.2 PLD内部电路的表示方法
常用逻辑门符号与现有国标符号的对照
电子与通信工程系
9
PLD的互补缓冲器
PLD的互补输入
PLD中与阵列表示
PLD中或阵列的表示
阵列线连接表示
PLD中的逻辑符号表示方法
电子与通信工程系 10
1.1.3 PROM
PROM基本结构:
A0 A1 地址 译码器 W0 W1
W p 1
存储单元 阵列
F0 F1
„
An1
p 2n
地址译码器输出逻辑函数是：
W0 An 1 A1 A0 W1 An 1 A1 A0 W2n 1 ... An 1 A 1A 0
所以：
GAL
CPLD
典型CPLD：ALTERA MAX7000系列
电子与通信工程系 25
MAX7000基本结构
MAX7000包含32到256个宏单元，每16个宏单元组 成一个逻辑阵列块（Logic Array Block，LAB）。 MAX7000结构中包含5部分：
48
14 I/O/Q
三态控制
OLMC
55
13 I/O/Q
ILeabharlann Baidu
8
56
固定或阵列
OLMC 12 I/O/Q 11 I/OE
OE
63
I
9
电子与通信工程系 19
OLMC的内部结构图
电子与通信工程系 20
寄存器输出结构
寄存器模式组合输出双向口
电子与通信工程系 21
组合输出双向口
组合输出结构
电子与通信工程系 22
A1 A1 A0 A 0 与阵列（固定）
F1
F0
A0 A 0 A1 A1 与阵列（固定）
F1
F0
S A1 A0 C A1 A0
F0 A1 A0 A1 A0 F1 A1 A0
电子与通信工程系 14
1.1.4 PLA
PLA逻辑阵列示意图
A1 A0 或阵列 （可编程）
A0 A 0 A1 A1 与阵列（可编程）
F1
F0
电子与通信工程系 15
PLA与 PROM的比较
6 3 PLA
A2
A1
8 3 PROM
A2
A1
A0
A0
F2
F1
F0
F2 F1
F0
电子与通信工程系 16
1.1.5 PAL
PAL结构：
A1
PAL的常用表示形式：
A0
F0
A0
A1 F1
F1
F0
电子与通信工程系 17
一种PAL16V8的部分结构图
电子设计自动化
上节回顾 集成电路与EDA发展史 EDA的目标-集成电路的种类 Top-down设计思想 VHDL简介
电子与通信工程系
第1章 PLD的原理与应用
1.1、SPLD的原理与组成 1.2、CPLD的结构与工作原理 1.3、FPGA的结构与工作原理 1.4、CPLD/FPGA生产商 1.5、CPLD与FPGA的编程与配置
0 CLK/I 0 1 11 10 R 01 00 3 4 7 8 11 12 15 16 19 20 23 24 27 28 31
11 10 R 01 00 SG1
Vcc SL0 7
0
D
Q Q
SL1 7 7 I1 2
11 10 R 01 00 11 10 01 00 SL0 6
19
I/O7
R SG0
输出反馈结构
简单模式输出结构 反馈输入结构
电子与通信工程系 23
电子与通信工程系
1.2、CPLD的结构与工作原理
SPLD器件基本上已被淘汰，只有GAL还在应用。原因：
1.阵列规模小，资源不够用于设计数字系统。
2. 片内寄存器资源不足，难以构成丰富的时序电路。
3. I/O不够灵活，限制了片内资源的利用率。 4. 编程不便，需用专用的编程工具。
11 10 R 01 00 SG1
Vcc SL0 6
11 10 R 01 00
8
D
Q Q
SL1 6 15 I2 3
11 10 R 01 00 11 10 01 00 SL0 6
18
I/O6
R SG1
电子与通信工程系 18
I/CLK 1
0
0
3 4
7 8
11 12
15 16
19 20
23 24
27 28
}
数 据 输 出
…
…
电子与通信工程系
4
可编程逻辑器件发展历程
电子与通信工程系
可编程逻辑器件分类-规模 可编程逻辑器件（PLD）
简单PLD PROM PLA PAL GAL 复杂PLD CPLD FPGA
PLD特点：高密度、高速度、高开发效率
电子与通信工程系
6
可编程逻辑器件分类-结构 乘积项结构器件-简单PLD，CPLD 查找表结构器件-FPGA
31
CLK
1.1.6 GAL
GAL16V8
的结构图
OLMC
7
19 I/O/Q
I
2
8
时钟信
OLMC
15
18 I/O/Q
号输入
I
3
16
OLMC
23
17 I/O/Q
I
4
24
输入/输出口
OLMC
31
输入口
I 5
16 I/O/Q
32
OLMC
39
15 I/O/Q
输出逻辑宏单元
I
6
40
可编程与阵列
47
OLMC I 7
电子与通信工程系 12
PROM的逻辑阵列结构:
A0 A1
An 1
与阵列 （不可 编程）
W0 W1
W p 1
或阵列 （可编程）
F0 F1
„
p 2n
„
„
Fm1
电子与通信工程系 13
PROM表达的PLD阵列图
A1 A0 或阵列 （可编程）
用PROM完成半加器逻辑阵列
A1 A0 或阵列 （可编程）
1.6、CPLD/FPGA的开发工具
1.7、FPGA／CPLD设计流程 1.8、ALTERA开发工具QUARTUS II
电子与通信工程系
3
1.1、SPLD的原理与组成
1.1.1 PLD的基本结构
PLD的核心结构
缓冲 互补
（课本P27）
缓冲
提供不同 输出结构
}
数 据 输 入
输 互补 与 或 与或 输 与项 门 输入 入 门 式 出 阵 电 阵 电 列 路 路 列
„
„
Fm1
W0 W1 W p 1
M 0, m 1 M 2, m 1 M p 1, m 1
M 0,1 M 2,1 M p 1,1
M 0,0 M 2,0 M p 1,0
Fm1
存储单元逻辑函数表示：
F 1
F0
F0 M p 1,0Wp 1 M 1,0W1 M 0,0W0 F1 M p 1,1Wp 1 M 1,1W1 M 0,1W0 Fm 1 M p 1, m1Wp 1 M 1, m1W1 M 0, m1W0
电子与通信工程系
7
可编程逻辑器件分类-编程工艺
熔丝(Fuse)型器件。 反熔丝(Antifuse)型器件。 编程工艺
EPROM型器件。
EEPROM型器件。
SRAM型器件。
Flash型器件。
电子与通信工程系
1.1.2 PLD内部电路的表示方法
常用逻辑门符号与现有国标符号的对照
电子与通信工程系
9
PLD的互补缓冲器
PLD的互补输入
PLD中与阵列表示
PLD中或阵列的表示
阵列线连接表示
PLD中的逻辑符号表示方法
电子与通信工程系 10
1.1.3 PROM
PROM基本结构:
A0 A1 地址 译码器 W0 W1
W p 1
存储单元 阵列
F0 F1
„
An1
p 2n
地址译码器输出逻辑函数是：
W0 An 1 A1 A0 W1 An 1 A1 A0 W2n 1 ... An 1 A 1A 0
所以：
GAL
CPLD
典型CPLD：ALTERA MAX7000系列
电子与通信工程系 25
MAX7000基本结构
MAX7000包含32到256个宏单元，每16个宏单元组 成一个逻辑阵列块（Logic Array Block，LAB）。 MAX7000结构中包含5部分：
48
14 I/O/Q
三态控制
OLMC
55
13 I/O/Q
ILeabharlann Baidu
8
56
固定或阵列
OLMC 12 I/O/Q 11 I/OE
OE
63
I
9
电子与通信工程系 19
OLMC的内部结构图
电子与通信工程系 20
寄存器输出结构
寄存器模式组合输出双向口
电子与通信工程系 21
组合输出双向口
组合输出结构
电子与通信工程系 22
A1 A1 A0 A 0 与阵列（固定）
F1
F0
A0 A 0 A1 A1 与阵列（固定）
F1
F0
S A1 A0 C A1 A0
F0 A1 A0 A1 A0 F1 A1 A0
电子与通信工程系 14
1.1.4 PLA
PLA逻辑阵列示意图
A1 A0 或阵列 （可编程）
A0 A 0 A1 A1 与阵列（可编程）
F1
F0
电子与通信工程系 15
PLA与 PROM的比较
6 3 PLA
A2
A1
8 3 PROM
A2
A1
A0
A0
F2
F1
F0
F2 F1
F0
电子与通信工程系 16
1.1.5 PAL
PAL结构：
A1
PAL的常用表示形式：
A0
F0
A0
A1 F1
F1
F0
电子与通信工程系 17
一种PAL16V8的部分结构图
电子设计自动化
上节回顾 集成电路与EDA发展史 EDA的目标-集成电路的种类 Top-down设计思想 VHDL简介
电子与通信工程系
第1章 PLD的原理与应用
1.1、SPLD的原理与组成 1.2、CPLD的结构与工作原理 1.3、FPGA的结构与工作原理 1.4、CPLD/FPGA生产商 1.5、CPLD与FPGA的编程与配置
0 CLK/I 0 1 11 10 R 01 00 3 4 7 8 11 12 15 16 19 20 23 24 27 28 31
11 10 R 01 00 SG1
Vcc SL0 7
0
D
Q Q
SL1 7 7 I1 2
11 10 R 01 00 11 10 01 00 SL0 6
19
I/O7
R SG0
输出反馈结构
简单模式输出结构 反馈输入结构
电子与通信工程系 23
电子与通信工程系
1.2、CPLD的结构与工作原理
SPLD器件基本上已被淘汰，只有GAL还在应用。原因：
1.阵列规模小，资源不够用于设计数字系统。
2. 片内寄存器资源不足，难以构成丰富的时序电路。
3. I/O不够灵活，限制了片内资源的利用率。 4. 编程不便，需用专用的编程工具。
11 10 R 01 00 SG1
Vcc SL0 6
11 10 R 01 00
8
D
Q Q
SL1 6 15 I2 3
11 10 R 01 00 11 10 01 00 SL0 6
18
I/O6
R SG1
电子与通信工程系 18
I/CLK 1
0
0
3 4
7 8
11 12
15 16
19 20
23 24
27 28
}
数 据 输 出
…
…
电子与通信工程系
4
可编程逻辑器件发展历程
电子与通信工程系
可编程逻辑器件分类-规模 可编程逻辑器件（PLD）
简单PLD PROM PLA PAL GAL 复杂PLD CPLD FPGA
PLD特点：高密度、高速度、高开发效率
电子与通信工程系
6
可编程逻辑器件分类-结构 乘积项结构器件-简单PLD，CPLD 查找表结构器件-FPGA
31
CLK
1.1.6 GAL
GAL16V8
的结构图
OLMC
7
19 I/O/Q
I
2
8
时钟信
OLMC
15
18 I/O/Q
号输入
I
3
16
OLMC
23
17 I/O/Q
I
4
24
输入/输出口
OLMC
31
输入口
I 5
16 I/O/Q
32
OLMC
39
15 I/O/Q
输出逻辑宏单元
I
6
40
可编程与阵列
47
OLMC I 7
电子与通信工程系 12
PROM的逻辑阵列结构:
A0 A1
An 1
与阵列 （不可 编程）
W0 W1
W p 1
或阵列 （可编程）
F0 F1
„
p 2n
„
„
Fm1
电子与通信工程系 13
PROM表达的PLD阵列图
A1 A0 或阵列 （可编程）
用PROM完成半加器逻辑阵列
A1 A0 或阵列 （可编程）
1.6、CPLD/FPGA的开发工具
1.7、FPGA／CPLD设计流程 1.8、ALTERA开发工具QUARTUS II
电子与通信工程系
3
1.1、SPLD的原理与组成
1.1.1 PLD的基本结构
PLD的核心结构
缓冲 互补
（课本P27）
缓冲
提供不同 输出结构
}
数 据 输 入
输 互补 与 或 与或 输 与项 门 输入 入 门 式 出 阵 电 阵 电 列 路 路 列