电子设计自动化(全套课件393P)
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电子设计自动化(第6章)PPT课件
由于设计掩膜成本高，有一定的风险，因此人们 又研制了一种熔丝编程的PROM，如图6.5所示，其中 每个横线与纵线的交点处皆做有熔丝，因而任何一条 横线与纵线都是相连的，编程时利用某一形式特殊的 高幅度的电流将熔丝烧断即可。
图6.5 熔丝编程PROM示意图
字线 D1
D2 位线
字线 D1
位线
图6.6 PN结击穿法PROM
D
N＋
N＋
P
(a)
G1 G2 S
(b)
石英窗
(c)
图6.7 EPROM的“熔丝”结构 (a) 结构图；(b) 逻辑符号；(c) EPROM的外形图
EPROM器件的上方有一个石英窗(如图5.7(c)所示)， 就是为擦去编程信息而设置的。擦除时将器件放在紫 外线处照射20 min即可。正常运用时，应用黑色胶纸 将其封住。
1
1
1
≥
≥
≥
与阵列 (固 定 )
O1 O2 O3
图6.2 PROM的阵列结构
I1 I2 I3
或阵列 (可 编 程 )
& & & ≥1 ≥1 ≥1
& & & & & &
与阵列 (可 编 程 )
O1 O2 O3
图6.3 PLA的阵列结构
(3) 可编程阵列逻辑PAL(Programmable Array Logic)： PAL器件结合了PLA的灵活性及PROM的廉价和易于 编程的特点。其基本结构包括一个可编程的与阵列和 一个固定的或阵列，其阵列结构如图6.4所示。
另 一 种 可 擦 除 的 PROM 器 件 称 为 EEPROM 或 称 E2PROM ， 它 是 一 种 电 擦 除 的 可 编 程 器 件 ， 其 编 程 “熔丝”与EPROM结构相仿。
图6.5 熔丝编程PROM示意图
字线 D1
D2 位线
字线 D1
位线
图6.6 PN结击穿法PROM
D
N＋
N＋
P
(a)
G1 G2 S
(b)
石英窗
(c)
图6.7 EPROM的“熔丝”结构 (a) 结构图；(b) 逻辑符号；(c) EPROM的外形图
EPROM器件的上方有一个石英窗(如图5.7(c)所示)， 就是为擦去编程信息而设置的。擦除时将器件放在紫 外线处照射20 min即可。正常运用时，应用黑色胶纸 将其封住。
1
1
1
≥
≥
≥
与阵列 (固 定 )
O1 O2 O3
图6.2 PROM的阵列结构
I1 I2 I3
或阵列 (可 编 程 )
& & & ≥1 ≥1 ≥1
& & & & & &
与阵列 (可 编 程 )
O1 O2 O3
图6.3 PLA的阵列结构
(3) 可编程阵列逻辑PAL(Programmable Array Logic)： PAL器件结合了PLA的灵活性及PROM的廉价和易于 编程的特点。其基本结构包括一个可编程的与阵列和 一个固定的或阵列，其阵列结构如图6.4所示。
另 一 种 可 擦 除 的 PROM 器 件 称 为 EEPROM 或 称 E2PROM ， 它 是 一 种 电 擦 除 的 可 编 程 器 件 ， 其 编 程 “熔丝”与EPROM结构相仿。
《电子设计自动化》PPT课件
计算机辅助设计CAD （CAD：Computer Assist Design）
计算机辅助工程设计CAE （CAE: Computer Assist Engineering Design）
电子系统设计自动化ESDA （ESDA: Electronic System Design Automation）
《电子设计自动化》PPT 课件
第10章 电子设计自动化
第1 节 第2 节 第3 节 第4 节
概述 ABEL－HDL语言 PAC-Designer 软件的使用 ispPAC器件与PAC-Designer的使用
第1节 概述
一、EDA技术的发展过程
EDA技术伴随着计算机、集成电路、电子系统设计 的发展，经历了三个发展阶段：
特殊常量符号 .C. .D. .F. .K. .P. .SVn. .U. .X. .Z.
特殊常量
常量值功能说明 时钟输入(电平按低-高-低变化) 时钟下降沿(电平按高-低变化) 浮动输入或输出信号 时钟输入(电平按高-低-高变化) 寄存器预置数 N=2-9，驱动输入到超级电平2-9 时钟上升沿（电平按低-高变化） 任意态 高阻态
集合的表示
集合用中括号括起来，集合的元素用‘ ，’或 范围运算符‘ .. ’分隔 。 如： IN1＝[A, B, C, D, E, F]； OUT＝[Y0, Y1, Y2, Y3]； OUT = [Y0..Y3]； ADD=[0, C1, C2, Q15… Q0]；
集合的赋值
可以用数值或数值集合对集合赋值和比较。 例如集合A=[A1, A2, A3]， A＝[1，0，1]；等效于A1=1；A2=0； A3=1 或 A＝5； [A1, A2, A3] = 2等效于 A1=0；A2=1； A3=0 ；
计算机辅助工程设计CAE （CAE: Computer Assist Engineering Design）
电子系统设计自动化ESDA （ESDA: Electronic System Design Automation）
《电子设计自动化》PPT 课件
第10章 电子设计自动化
第1 节 第2 节 第3 节 第4 节
概述 ABEL－HDL语言 PAC-Designer 软件的使用 ispPAC器件与PAC-Designer的使用
第1节 概述
一、EDA技术的发展过程
EDA技术伴随着计算机、集成电路、电子系统设计 的发展，经历了三个发展阶段：
特殊常量符号 .C. .D. .F. .K. .P. .SVn. .U. .X. .Z.
特殊常量
常量值功能说明 时钟输入(电平按低-高-低变化) 时钟下降沿(电平按高-低变化) 浮动输入或输出信号 时钟输入(电平按高-低-高变化) 寄存器预置数 N=2-9，驱动输入到超级电平2-9 时钟上升沿（电平按低-高变化） 任意态 高阻态
集合的表示
集合用中括号括起来，集合的元素用‘ ，’或 范围运算符‘ .. ’分隔 。 如： IN1＝[A, B, C, D, E, F]； OUT＝[Y0, Y1, Y2, Y3]； OUT = [Y0..Y3]； ADD=[0, C1, C2, Q15… Q0]；
集合的赋值
可以用数值或数值集合对集合赋值和比较。 例如集合A=[A1, A2, A3]， A＝[1，0，1]；等效于A1=1；A2=0； A3=1 或 A＝5； [A1, A2, A3] = 2等效于 A1=0；A2=1； A3=0 ；
电子设计自动化.ppt
构造系统： 1 用市面上可买到的元器件构建 最底层模块
2 用较低一层模块构造较高一层模块 3 构造顶层模块
传统设计方法的每一个设计步骤都 要借助于经验和手工来完成，一个 较为复杂的电子系统需要经过多次 设计 测试 修改 再设计的 反复迭代过程，才能完成。
弊端：效率低下、消耗量大
电子设计自动化技术（Electronics Design Automation 简称EDA）
３. ＡＳＩＣ的设计步骤
（１）概念形成阶段 （２）系统描述或电路设计阶段 （３）功能仿真阶段 （４）时序验证仿真阶段 （５）测试码生成，测试码仿真阶段 （６）得到如下文件：
全部电路图、自制库、时序仿真波形与输入激励、 测试码仿真波形与相应的测试码，外引脚清单、 ＩＣ交、直流特性。
（７） 布局布线 （８） 后仿真阶段 （９） 工艺测试码生成阶段 （１０）样片初测 （１１）样片终测
是根据某种整机或电子系统的要求而专门设计的 IC。
优点：集成度高、速度快、可靠性好、保密性好、 体积小、重量轻。
1、ASIC分类 IC
通用I制ASCP 面向多用户、特定领域ASSP
全定制ASIC 半定制ASIC
常用的半定制ASIC：
门阵列 标准单元 可编程器件 现场可编程门阵列
第一节 VHDL概念 VHSIC---Very High Speed Integrated Circuit VHDL----VHSIC Hardware Description Language
传统设计方法： 原理图、真值表、 卡诺图、状态方程
缺点：（1）费时费力，易于出错。 （2）自己设计控制逻辑。 （3）难于理解和维护。 （4）需建立相应文档以说明功能。 （5）原理图输入工具专用，难于移植。 （6）不适合于系统仿真。
2 用较低一层模块构造较高一层模块 3 构造顶层模块
传统设计方法的每一个设计步骤都 要借助于经验和手工来完成，一个 较为复杂的电子系统需要经过多次 设计 测试 修改 再设计的 反复迭代过程，才能完成。
弊端：效率低下、消耗量大
电子设计自动化技术（Electronics Design Automation 简称EDA）
３. ＡＳＩＣ的设计步骤
（１）概念形成阶段 （２）系统描述或电路设计阶段 （３）功能仿真阶段 （４）时序验证仿真阶段 （５）测试码生成，测试码仿真阶段 （６）得到如下文件：
全部电路图、自制库、时序仿真波形与输入激励、 测试码仿真波形与相应的测试码，外引脚清单、 ＩＣ交、直流特性。
（７） 布局布线 （８） 后仿真阶段 （９） 工艺测试码生成阶段 （１０）样片初测 （１１）样片终测
是根据某种整机或电子系统的要求而专门设计的 IC。
优点：集成度高、速度快、可靠性好、保密性好、 体积小、重量轻。
1、ASIC分类 IC
通用I制ASCP 面向多用户、特定领域ASSP
全定制ASIC 半定制ASIC
常用的半定制ASIC：
门阵列 标准单元 可编程器件 现场可编程门阵列
第一节 VHDL概念 VHSIC---Very High Speed Integrated Circuit VHDL----VHSIC Hardware Description Language
传统设计方法： 原理图、真值表、 卡诺图、状态方程
缺点：（1）费时费力，易于出错。 （2）自己设计控制逻辑。 （3）难于理解和维护。 （4）需建立相应文档以说明功能。 （5）原理图输入工具专用，难于移植。 （6）不适合于系统仿真。
电子设计自动化(EDA)页PPT文档
1、元器件的操作
－－创建电路
元件选用：打开元件库栏，移动鼠标到需要的元件图形上，按下左键，将元件符号 拖拽到工作区。
元件的移动：按住鼠标左键拖拽。
元件的旋转、反转、复制和删除：用鼠标单击元件符号选定，用相应的菜单、工具 栏，或单击右键激活弹出菜单，选定需要的动作。
元器件参数设置：选定该元件，从右键弹出菜单中选Component Properties可以设 定元器件的标签（Label）、编号（Reference ID）、数值（Value）和模型参数 （Model）、故障（Fault）等特性。
信息系统、通信系统、计算机系统、
性机能械分电析子、、自时动序化测等各试个直行至业印的设刷计电领路域板。
的自动设计。
目前常用的EDA软件
电子工作台（EWB）
印制电路板设计软件Protel99
电路硬件描述语言VHDL 及设计平台MAXplus+II
电子工作台EWB
电子工作平台Electronics Workbench (EWB)(现称为MultiSim) 软件是加拿大 Interactive Image Technologies公司于八十 年代末、九十年代初推出的电子电路仿真的 虚拟电子工作台软件。
电子产品智能化日益完善
电子产品和 计 算机紧密相联
电路的集成度越来越高 电子产品的更新周期越来越短
CAD技术
自动化程度更高；
EDA技术 功能更完善；
运行速度更快；
操作界面友好；
有良好的数据开放性和互换性；
EDA技术
研究电对子象设：计自动化（EDA）技术， 使字得系电统子的自线数动字路设集的计成设理电论计路和以人设及员计它能方所法在构。成计的算数机 上 应完用成领电域：路的功能设计、逻辑设计、
电子设计自动化 第一章(共40张PPT)
传统电子系统设计的局限及改进
设计方法的局限 卡诺图只适用于输入比较少的函数的化简。
采用“搭积木”的方法的方法进行设计。必须熟悉 各种中小规模芯片的使用方法，从中挑选最合适的 器件，缺乏灵活性。
设计系统所需要的芯片种类多，且数量很大。
采用中小规模器件的局限
电路板面积很大，芯片数量很多，功耗很大，可靠性低 －－提高芯片的集成度
三-八译
码 VHDL
源程序
设计工具—— 软件开发平台（智能化高） Altera：MAX+plus II、Quartus II Lattice：ispEXPERT Xilinx：Foundation Series
逐层分解功能和分层次进行设计 王志功说： “目前制造工艺每年增长58%，设计能力每年只提高21%。 美国IC设计人员40多万。 专家对IC设计人才需求的看法 而发达国家与地区的人才结构正好倒了过来——半导体占25%，其余75%是高层次的系统设计人才。 模拟信号的描述：AHDL； 电子设计自动化 第一章
特定功能的开发软件
了解
综合类：
Synplicity公司的 Synplify /Synplify Pro Synopsys公司的 FPGA express、FPGA compilerⅡ Mentor公司的 Leonardo Spectrum
仿真类：
Model Tech公司的 Model sim
Aldec 公司的 Active HDL Cadence公司的 NC-Verilog、NC-VHDL、NC-SIM
理解
EDA技术的特点：
① 用软件的方式设计硬件； ② 用软件方式设计的系统到硬件系统的转换是由有关的 开发软件自动完成的；
③ 设计过程中可用有关软件进行各种仿真；
精品课件-电子设计自动化(孙加存)-第5章
第５章 VHDL基本结构
VHDL的功能描述语句包含五种不同类型的语句，分别为块语 句(BLOCK)、进程语句(PROCESS)、信号赋值语句、子程序调用语 句和元件例化语句，其结构图如图5-4所示。其中块语句(BLOCK)、 进程语句(PROCESS)、子程序调用语句在下节讲述，并行信号赋 值语句在6.2节中讲述，元件例化语句在6.3节讲述。例5-4是一 个描述1对2 数据分配器电路的完整的VHDL程序。
第５章 VHDL基本结构
BEGIN
adder:BLOCK
--全加器
BEGIN
sum<=x XOR y XOR cb;
c0<=(x AND y)OR (x AND cb) OR (y AND cb);
END BLOCK adder;
subtractor:BLOCK
--全减器
BEGIN
d<=x XOR y XOR cb;
[进程标号：] PROCESS [(敏感信号列表)] 进程说明语句； BEGIN
END dataflow;
--实体定义 --结构体定义
第５章 VHDL基本结构
5.3 结构体基本组成部分 5.3.1 块语句
块(BLOCK)的应用类似于利用Protel画一个复杂的电路原 理图，可以将这个复杂的原理图分成多个模块，则每个模块就 对应一部分块语句。块语句的使用格式如下：
块标号：BLOCK [端口说明语句] [类属参数说明语句]
第５章 VHDL基本结构
端口说明是对设计实体中输入和输出端口的描述，格式如下： PORT(端口名(，端口名)：方向 数据类型名；
端口名(，端口名)：方向 数据类型名)； 端口名是赋予每个系统引脚的名称，通常用几个英文字母组 成，一般采用代表管脚信号实际意义的英文表示。各个端口名必 须是唯一的，不能重复，不能与VHDL的保留字相同。 端口方向是引脚信号的方向，指明其是输入、输出或其它， 详细的方向类型见表5-1。
精品课件-电子设计自动化(孙加存)-第2章
第2章 EDA技术的设计方法
原理图编辑绘制完成后，原理图编辑器将对输入的图形文件 进行排错，之后再将其编译成适用于逻辑综合的网表文件。用原 理图输入的优点是显而易见的：
(1) 设计者进行电子线路设计不需要增加新的相关知识，如 HDL语言等。
(2) 方法与Protel作图相似，设计过程形象直观，适用于初 学与演示。
第2章 EDA技术的设计方法
2．体系结构设计 体系结构设计是整个系统设计阶段最重要的工作，它的首要 任务就是数据通路和控制通路的设计。在数字系统设计中，系统 的控制是建立在数据通路基础之上的，不同的数据通路对应了不 同的控制通路。数据通路的设计包括被处理数据的类型分析、处 理单元的划分以及处理单元之间的关联程度等。控制通路是数据 通路上数据传输的控制单元，用于协调数据处理单元之间的关系。 控制通路的设计主要包括数据的调度、数据的处理算法和正确的 时序安排。
第2章 EDA技术的设计方法 图2-2 自顶向下设计流程
第2章 EDA技术的设计方法
2.2.1 系统设计 1．系统功能分析 进行系统功能分析的目的是在进行系统设计之前明确系统的
需求，也就是确定系统所要完成的功能、系统的输入输出以及输 入输出之间的关系等，并且要确定系统的时序要求。
系统功能分析的另外一个目的就是进行系统的模块划分。在 系统分析时，应根据功能的耦合程度，将系统划分为不同的功能 模块，每一个功能都映射到一个模块，同时还需要确定模块之间 的相互关系，这是模块化设计的基本要求。
第2章 EDA技术的设计方法
2.1 传统的设计方法 2.2 现代的设计方法 2.3 EDA设计过程 2.4 在系统编程技术 2.5 EDA工具软件介绍 2.6 实训：运用图形法设计3-8译码器 习题
精品课件-电子设计自动化(孙加存)-第3章
这种基于乘积项的PLD基本上都是由EEPROM和Flash工艺制造 的，其内部含有存储单元，芯片一上电就可以工作，无需其他芯 片配合。
第3章 EDA硬件结构
3．基于查找表(Look-Up-Table)的原理与结构 基于查找表的PLD芯片也称为FPGA，如ALTERA的ACEX、APEX 系列，Xilinx的Spartan、Virtex系列等。查找表(Look-UpTable)简称为LUT，其本质就是一个RAM。目前FPGA中多使用4输 入的LUT，所以每一个LUT可以看成一个有4位地址线的16 × 1的 RAM。在用户通过原理图或HDL语言描述了一个逻辑电路以后， CPLD/FPGA开发软件会自动计算逻辑电路所有可能的结果，并把 结果事先写入RAM，这样，每输入一个信号进行逻辑运算就等于 输入一个地址进行查表，找出地址对应的内容，然后输出即可。 下面来看一个4输入“与”门的例子，其实际的逻辑电路图 及LUT实现方式如图3-6所示。
第3章 EDA硬件结构
早期的可编程逻辑器件只有可编程只读存储器(PROM)、紫外 线可擦除只读存储器(EPROM)和电可擦除只读存储器(EEPROM)三 种。由于结构的限制，它们只能完成简单的数字逻辑功能。
第3章 EDA硬件结构
其后，出现了一类结构上稍复杂的可编程芯片，即简单的可 编程逻辑器件(PLD)，它能够完成多种数字逻辑功能。典型的PLD 由一个“与”门和一个“或”门阵列组成，而任意一个组合逻辑 都可以用“与-或”表达式来描述，因此，PLD能以乘积和的形式 完成大量的组合逻辑功能，其结构如图3-1所示。这一阶段的产 品主要有PAL(可编程阵列逻辑)和GAL(通用阵列逻辑)。 PAL由一 个可编程的“与”平面和一个固定的“或”平面构成，“或”门 的输出可以通过触发器有选择地被置为寄存状态。PAL器件是现 场可编程的，它的实现工艺有反熔丝技术、EPROM技术和EEPROM 技术。还有一类结构更为灵活的逻辑器件是可编程逻辑阵列 (PLA)，它也由一个“与”平面和一个“或”平面构成，但是这 两个平面的连接关系是可编程的。
第3章 EDA硬件结构
3．基于查找表(Look-Up-Table)的原理与结构 基于查找表的PLD芯片也称为FPGA，如ALTERA的ACEX、APEX 系列，Xilinx的Spartan、Virtex系列等。查找表(Look-UpTable)简称为LUT，其本质就是一个RAM。目前FPGA中多使用4输 入的LUT，所以每一个LUT可以看成一个有4位地址线的16 × 1的 RAM。在用户通过原理图或HDL语言描述了一个逻辑电路以后， CPLD/FPGA开发软件会自动计算逻辑电路所有可能的结果，并把 结果事先写入RAM，这样，每输入一个信号进行逻辑运算就等于 输入一个地址进行查表，找出地址对应的内容，然后输出即可。 下面来看一个4输入“与”门的例子，其实际的逻辑电路图 及LUT实现方式如图3-6所示。
第3章 EDA硬件结构
早期的可编程逻辑器件只有可编程只读存储器(PROM)、紫外 线可擦除只读存储器(EPROM)和电可擦除只读存储器(EEPROM)三 种。由于结构的限制，它们只能完成简单的数字逻辑功能。
第3章 EDA硬件结构
其后，出现了一类结构上稍复杂的可编程芯片，即简单的可 编程逻辑器件(PLD)，它能够完成多种数字逻辑功能。典型的PLD 由一个“与”门和一个“或”门阵列组成，而任意一个组合逻辑 都可以用“与-或”表达式来描述，因此，PLD能以乘积和的形式 完成大量的组合逻辑功能，其结构如图3-1所示。这一阶段的产 品主要有PAL(可编程阵列逻辑)和GAL(通用阵列逻辑)。 PAL由一 个可编程的“与”平面和一个固定的“或”平面构成，“或”门 的输出可以通过触发器有选择地被置为寄存状态。PAL器件是现 场可编程的，它的实现工艺有反熔丝技术、EPROM技术和EEPROM 技术。还有一类结构更为灵活的逻辑器件是可编程逻辑阵列 (PLA)，它也由一个“与”平面和一个“或”平面构成，但是这 两个平面的连接关系是可编程的。
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输出反馈结构
简单模式输出结构 反馈输入结构
电子与通信工程系 23
电子与通信工程系
1.2、CPLD的结构与工作原理
SPLD器件基本上已被淘汰，只有GAL还在应用。原因：
1.阵列规模小，资源不够用于设计数字系统。
2. 片内寄存器资源不足，难以构成丰富的时序电路。
3. I/O不够灵活，限制了片内资源的利用率。 4. 编程不便，需用专用的编程工具。
1.6、CPLD/FPGA的开发工具
1.7、FPGA／CPLD设计流程 1.8、ALTERA开发工具QUARTUS II
电子与通信工程系
3
1.1、SPLD的原理与组成
1.1.1 PLD的基本结构
PLD的核心结构
缓冲 互补
（课本P27）
缓冲
提供不同 输出结构
}
数 据 输 入
输 互补 与 或 与或 输 与项 门 输入 入 门 式 出 阵 电 阵 电 列 路 路 列
A1 A1 A0 A 0 与阵列（固定）
F1
F0
A0 A 0 A1 A1 与阵列（固定）
F1
F0
S A1 A0 C A1 A0
F0 A1 A0 A1 A0 F1 A1 A0
电子与通信工程系 14
1.1.4 PLA
PLA逻辑阵列示意图
A1 A0 或阵列 （可编程）
A0 A 0 A1 A1 与阵列（可编程）
电子与通信工程系 11
„
„
Fm1
W0 W1 W p 1
M 0, m 1 M 2, m 1 M p 1, m 1
M 0,1 M 2,1 M p 1,1
M 0,0 M 2,0 M p 1,0
Fm1
存储单元逻辑函数表示：
F 1
F0
F0 M p 1,0Wp 1 M 1,0W1 M 0,0W0 F1 M p 1,1Wp 1 M 1,1W1 M 0,1W0 Fm 1 M p 1, m1Wp 1 M 1, m1W1 M 0, m1W0
电子与通信工程系 12
PROM的逻辑阵列结构:
A0 A1
An 1
与阵列 （不可 编程）
W0 W1
W p 1
或阵列 （可编程）
F0 F1
„
p 2n
„
„
Fm1
电子与通信工程系 13
PROM表达的PLD阵列图
A1 A0 或阵列 （可编程）
用PROM完成半加器逻辑阵列
A1 A0 或阵列 （可编程）
11 10 R 01 00 SG1
Vcc SL0 6
11 10 R 01 00
8
D
Q Q
SL1 6 15 I2 3
11 10 R 01 00 11 10 01 00 SL0 6
18
I/O6
R SG1
电子与通信工程系 18
I/CLK 1
0
0
3 4
7 8Leabharlann 11 1215 16
19 20
23 24
27 28
电子与通信工程系
7
可编程逻辑器件分类-编程工艺
熔丝(Fuse)型器件。 反熔丝(Antifuse)型器件。 编程工艺
EPROM型器件。
EEPROM型器件。
SRAM型器件。
Flash型器件。
电子与通信工程系
1.1.2 PLD内部电路的表示方法
常用逻辑门符号与现有国标符号的对照
电子与通信工程系
9
PLD的互补缓冲器
PLD的互补输入
PLD中与阵列表示
PLD中或阵列的表示
阵列线连接表示
PLD中的逻辑符号表示方法
电子与通信工程系 10
1.1.3 PROM
PROM基本结构:
A0 A1 地址 译码器 W0 W1
W p 1
存储单元 阵列
F0 F1
„
An1
p 2n
地址译码器输出逻辑函数是：
W0 An 1 A1 A0 W1 An 1 A1 A0 W2n 1 ... An 1 A 1A 0
电子设计自动化
上节回顾 集成电路与EDA发展史 EDA的目标-集成电路的种类 Top-down设计思想 VHDL简介
电子与通信工程系
第1章 PLD的原理与应用
1.1、SPLD的原理与组成 1.2、CPLD的结构与工作原理 1.3、FPGA的结构与工作原理 1.4、CPLD/FPGA生产商 1.5、CPLD与FPGA的编程与配置
所以：
GAL
CPLD
典型CPLD：ALTERA MAX7000系列
电子与通信工程系 25
MAX7000基本结构
MAX7000包含32到256个宏单元，每16个宏单元组 成一个逻辑阵列块（Logic Array Block，LAB）。 MAX7000结构中包含5部分：
0 CLK/I 0 1 11 10 R 01 00 3 4 7 8 11 12 15 16 19 20 23 24 27 28 31
11 10 R 01 00 SG1
Vcc SL0 7
0
D
Q Q
SL1 7 7 I1 2
11 10 R 01 00 11 10 01 00 SL0 6
19
I/O7
R SG0
48
14 I/O/Q
三态控制
OLMC
55
13 I/O/Q
I
8
56
固定或阵列
OLMC 12 I/O/Q 11 I/OE
OE
63
I
9
电子与通信工程系 19
OLMC的内部结构图
电子与通信工程系 20
寄存器输出结构
寄存器模式组合输出双向口
电子与通信工程系 21
组合输出双向口
组合输出结构
电子与通信工程系 22
31
CLK
1.1.6 GAL
GAL16V8
的结构图
OLMC
7
19 I/O/Q
I
2
8
时钟信
OLMC
15
18 I/O/Q
号输入
I
3
16
OLMC
23
17 I/O/Q
I
4
24
输入/输出口
OLMC
31
输入口
I 5
16 I/O/Q
32
OLMC
39
15 I/O/Q
输出逻辑宏单元
I
6
40
可编程与阵列
47
OLMC I 7
F1
F0
电子与通信工程系 15
PLA与 PROM的比较
6 3 PLA
A2
A1
8 3 PROM
A2
A1
A0
A0
F2
F1
F0
F2 F1
F0
电子与通信工程系 16
1.1.5 PAL
PAL结构：
A1
PAL的常用表示形式：
A0
F0
A0
A1 F1
F1
F0
电子与通信工程系 17
一种PAL16V8的部分结构图
}
数 据 输 出
…
…
电子与通信工程系
4
可编程逻辑器件发展历程
电子与通信工程系
可编程逻辑器件分类-规模 可编程逻辑器件（PLD）
简单PLD PROM PLA PAL GAL 复杂PLD CPLD FPGA
PLD特点：高密度、高速度、高开发效率
电子与通信工程系
6
可编程逻辑器件分类-结构 乘积项结构器件-简单PLD，CPLD 查找表结构器件-FPGA