Verilog逻辑仿真(1)

语法详细讲解
字符串
语言中， Verilog 语言中，字符串常常用于表示命令内需要显 示的信息。 示的信息。 括起来的一行字符串， 用“ ”括起来的一行字符串，换新一行用 “\n” 字符, 语言一致。 字符,与 C 语言一致。 语言中的各种格式控制符， 在字符串中可以用 C 语言中的各种格式控制符， 如\t, \”, \\… , 在字符串中可以用 C 语言中的各种数值型式控制 有些不同) 符(有些不同)，如： b(二进制 二进制), o(八进制 八进制) d(十进制 十进制), h(十 %b( 二进制 ), %o( 八进制 ) ， %d( 十进制 ), %h( 十 六进制), t(时间类型 时间类型) 字符串类型) 六进制), %t(时间类型)，%s (字符串类型)…
SystemC and SystemVerilog:面向SOC
Verilog HDL的设计流程
自顶向下(Top-Down)设计 一个系统由总设计师先进行系统描述 (Spec)，将系统划分为若干模块，编写 模块模型(一般为行为级)，仿真验证后， 再把这些模块分配给下一层的设计师， 由他们完成模块的具体设计，而总设计 师负责各模块的接口定义
Verilog HDL设计的入口和出口
Verilog HDL设计的入口
系统描述(Spec)
Verilog HDL设计的出口
功能正确且优化的的Verilog 描述文件 仿真时序波形
语法详细讲解
Verilog 语法要点 目标: 目标:
理解Verilog 语言的一些重要规定 语言的一些重要规定. 理解 学会认识一些有关的重要语言符号. 学会认识一些有关的重要语言符号 掌握Verilog 中如何规定时间单位 掌握
Verilog概述
什么是Verilog HDL? Verilog HDL(Hardware Discription Language)是一种硬件描述语言，用于从 算法级、门级到开关级的多种抽象设计 层次的数字系统建模。
Verilog在VLSI设计过程中的位置
系统描述
数字电路设计 者用Verilog HDL来描述自 己的设计思想， 然后利用EDA EDA 工具进行仿真， 综合，最终用 ASIC或FPGA 实现其功能
合理地使用`include 可以使程序简洁、清晰、条理 可以使程序简洁、清晰、 合理地使用 清楚、易于查错。 清楚、易于查错。
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编译引导语句
`timescale 用于说明程序中的时间单位和仿真精度 举例说明： `timescale 1ns/100ps `timescale 语句必须放在模块边界前面 举例说明： `timescale 1ns/100ps
语法详细讲解
Verilog 与 C 的主要不同点 语言一致。 Verilog 有许多语法规则与 C 语言一致。
语言有根本的区别： 但与 C 语言有根本的区别： 并行性 块的含义： 块的含义： initial 块 和 always块 块 两种赋值语句： 两种赋值语句： 阻塞 赋值 非阻塞赋值 “=” “〈= ”
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特别的标识符
符开始， 特别标识符是用 “\” 符开始，以空格符结束的标 识符。它可以包含任何可打印的ASCII字符。 ASCII字符 识符。它可以包含任何可打印的ASCII字符。 符和空格并不算是标识符的一部分。 但“\”符和空格并不算是标识符的一部分。 符和空格并不算是标识符的一部分 特别标识符往往是由RTL级源代码或电路图类型的 特别标识符往往是由RTL级源代码或电路图类型的 RTL 设计输入经过综合器自动综合生成的网表结构型 语句中的标识符。 Verilog 语句中的标识符。 举例说明： 举例说明： \~#@sel , \bus+index , \{A,B} , Top. net1 Top.\3inst .net1 ,
//在层次模块中的标识名
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系统任务和函数
$<标识符> 标识符> ‘$’ 符号表示 Verilog 的系统任务和函数 $ 常用的系统任务和函数有下面几种： 常用的系统任务和函数有下面几种： 1) $time //找到当前的仿真时间 2) $display, $monitor //显示和监视信号值的变化 3) $stop //暂停仿真 4) $finish //结束仿真
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合法和非法标识符
合法的： 合法的： shift_reg_a busa_index bus263 bus263 非法的： 非法的： 34net 34net a*b_net n@263 n@263
//不能用数字开头 //不能含有非字母符号*
//不能含有非字母符号@
是大小写敏感的。 所有的Verilog Verilog 是大小写敏感的 。 所有的 Verilog 关键词都是小写的。 关键词都是小写的。
虽然Verilog的某些语法与C语言接近，但存在 本质上的区别
Verilog是一种硬件语言，最终是为了产生实际的硬 件电路或对硬件电路进行仿真 C语言是一种软件语言，是控制硬件来实现某些功 能 利用Verilog编程时，要时刻记得 编程时， 利用 编程时 要时刻记得Verilog是硬件语 是硬件语 要时刻将Verilog与硬件电路对应起来 言，要时刻将 与硬件电路对应起来
有哪几种硬件描述语言？ 有哪几种硬件描述语言？ 各有什么特点？ 各有什么特点？
Verilog HDL - 较多的第三方工具的支持 - 语法结构比VHDL简单 语法结构比VHDL简单 - 学习起来比VHDL容易 学习起来比VHDL容易 - 仿真工具比较好使 - 测试激励模块容易编写
Verilog HDL与 C语言
1980’s
诞生
1990
两者建模能力的比较
行为级 的抽象
系统级
Verilog
VHDL
算法级
寄存器传输级
逻辑门级 VITAL
开关电路级
VerilogHDL 与 VHDL 建 模 能 力 的 比 较
Verilog 与 VHDL
两者的区别：
VHDL侧重于系统级描述，从而更多的为系 统级设计人员所采用 Verilog侧重于电路级描述，从而更多的为电 路级设计人员所采用
功能设计
逻辑设计
X=(AB*CD)+(A+D)+(AD+C)
电路设计
物理设计
设计验证
芯片制造
Verilog与VHDL
目前，设计者使用Verilog和VHDL的情况
美国：Verilog: 60%, VHDL: 40% 台湾：Verilog: 50%, VHDL: 50%
Verilog的历史
最初是于1983年由Gateway Design Automation公司(后被Cadence收购)为其 模拟器产品开发的硬件建模语言 1990年，Cadence公司成立OVI(Open Verilog International)组织来负责推广 Verilog 1995年，IEEE制定了Verilog HDL标准， 即IEEE Std 1364 - 1995
Verilog教程
华中师范大学
有哪几种硬件描述语言？ 有哪几种硬件描述语言？ 各有什么特点？ 各有什么特点？
VHDL - 比VerilogHDL早几年成为 EEE标准； 早几年成为I 标准； 早几年成为 标准 - 语法 结构比较严格，因而编写出的 语法/结构比较严格 结构比较严格， 模块风格比较清晰 比较清晰； 模块风格比较清晰； - 比较适合由较多的设计人员合作完成 的特大型项目（一百万门以上）。 的特大型项目（一百万门以上）。
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整数和实常数
Verilog 语言中常数可以是整数或实数： 整数可以标明位数也可以不标明位数，表示方法： 《位数》‘《基数》《值》 其中《位数》表明该数用二进制的几位来表示 《基数》可以是二（b）、八（O）、十（d）或 十六（h）进制 《数值》可以是所选基数的任何合法的值包括 不定值 x 位和高阻值 z。 如:64‘hff01 8’b1101_0001 ‘h83a 实常数可以用十进制表示也可以用科学浮点数表示， 如：32e-4 （表示0.0032） 4.1E3( 表示 4100）
Verilog HDL 的发展历史
Verilog HDL 公开发表 模 拟和 数 字 都适 用
1998
?Leabharlann 1990的 Verilog 标准 公开发表
1989
CADENCE 公司 购买 Verilog 版权
VerilogHDL IEEE1364 标准 公开发表
1995
Verilog-XL
有关 VerilogHDL 的全部权利都移交给 OVI（Open Verilog International)
module MUX2_1(out,a,b,sel); …… not #1 not1(nsel, sel); and #2 and1(a1, a, nsel); …… endmodule
尽可能地使精度与时间单位接近， 尽可能地使精度与时间单位接近 ， 只要满足设计的 实际需要就行。 实际需要就行。 举例说明：在上例中所有的时间单位都是1ns的整数倍
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编译引导语句
使用`include 编译引导， 使用`include 编译引导，在编译时能把其指定的整 个文件包括进来一起处理 举例说明： 举例说明：
`include “global.v” `include “parts/counter.v” `include “../../library/mux.v”
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例： initial $monitor($time,,”a=%b, b=%b”, a, b);
//每当a 或b值变化时该系统任务都显示当前的仿真时刻并分别用二进制 和十六进制显示信号a和 b的值