ch3 设计流程-lectrue

MAX+plusII的启动界面：
MAX+plusII的原理图编辑器
MAX+plusII的波形编辑器
利用MAX+plusII一般设计步骤
步骤1：为本项工程设计建立文件夹
原理图输入法
缺点：
(1) 兼容性较差，不便交流和管理。图形文件的兼容性较差， 一些性能优良的电路模块的移植和再利用变得十分困难。这是 EDA技术应用的最大障碍。 (2) 电路功能的易读性下降，排除错误困难，整体调整和结 构升级困难。 (3)由于在原理图中已确定了设计系统的基本电路结构和元件， 留给综合器和适配器的优化选择空间己十分有限，难以实现用 户所希望的面积、速度以及不同风格的综合优化，因此，原理 图的设计方法明显偏离了电子设计自动化的本质涵义。 (4)在设计中，由于必须直接面对硬件模块的选用，因此行为 模型的建立将无从谈起，从而无法实现真正意义上的自顶向下 的设计方案。
3、XILINX： FOUNDATION、ISE
4、ACTEL：Libero
3.3.1 MAX+plusII概述
延时网表提取、编程文件汇编 编译网表提取、数据库建立、逻辑综合、逻辑分割、适配
图形或HDL 编辑器
编程器
设计输入
综合或 编 译
适配器件
下载
MAX+plusII设计流程
仿真
3.4 MAX+plusII的原理图输入设计示例
3.2.4 使用单片机配置FPGA
3.3 常用EDA工具
本节主要介绍当今广泛使用的以开发FPGA和CPLD为主的 EDA工具，及部分关于ASIC设计的EDA工具。
EDA工具大致可以分为如下5个模块： 设计输入编辑器 HDL综合器 仿真器
适配器(或布局布线器)
下载器
3.3 常用EDA工具
3.3.1 设计输入编辑器
3.2 CPLD和FPGA的编程和配置方法

3.2.1 CPLD的ISP方式编程
3.2.2 使用PC并口配置FPGA 3.2.3 用专用配置器件配置FPGA



3.2.4 使用单片机配置FPGA
3.2.1 CPLD的ISP方式编程
在系统可编程（ISP）就是当系统上电并正常 工作时，计算机通过系统中的CPLD拥有ISP 接口直接对其进行编程，器件在编程后立即进 入正常工作状态。这种CPLD编程方式的出现， 改变了传统的使用专用编程器编程方法的诸多 不便。
第三章 EDA设计流程与开发工具

3.1 EDA设计流程
3.2 CPLD和FPGA的编程和配置方法 3.3 常用的EDA开发工具软件



3.4 MAX+plusII的原理图输入设计示例
3.1 EDA设计流程
原理图/VHDL文本编辑
综合
FPGA/CPLD
器件和电路系统 适配
1、isp方式下载
2、针对SRAM结构的配置 3、OTP器件编程
3.1.2 设计实现
1. 综合
整个综合过程就是将设计者在 EDA 平台上编 辑输入的 HDL 文本或原理图描述，依据给定的 硬件结构组件和约束控制条件进行编译、优化 、转换和综合，最终获得门级电路甚至更底层 的电路描述网表文件。由此可见，综合器工作 前，必须给定最后实现的硬件结构参数，它的 功能就是将软件描述与给定的硬件结构用某种 网表文件的方式对应起来，成为相应的映射关 系。
JTAG接口
什么是JTAG？(补充)
JTAG(Joint Test Action Group:联合测试行动小组)是一种国 际标准测试协议IEEE 1149.1。
主要用于芯片内部测试仿 真。现在多数的高级器件都 支持JTAG协议，如DSP、 FPGA器件等。 标准的JTAG接口是4线： TMS --Test Mode Select TCK-- Test Clock TDI-- Test Data Input TDO-- Test Data Output 。
EDA应用技术
河南工业大学 信息学院 梁义涛 EMAIL:liangyt2005@ 电话:67756526 办公室: 6311
第三章 EDA设计流程与开发工具
本章首先介绍EDA和FPGA/CPLD开发设计的 流程，然后分别介绍与这些设计流程中各环节密切 相关的EDA工具软件，最后就MAX+plusII的基本 情况进行简述，并通过实际操作的形式示例其安装 和使用过程。Leabharlann 逻辑综合器FPGA/CPLD
结构综合器 FPGA/CPLD 编程下载
时序与功能 门级仿真
1、功能仿真 2、时序仿真
3.1 EDA设计流程

3.1.1 设计输入
3.1.2 设计实现 3.1.3 设计仿真



3.1.4 编程或配置
3.1.1 设计输入
设计输入 ——将要设计的电路以开发软件要求的某种形 式 表 达 出 来 ， 并 输 入 计 算 机 ， 这 是 在 EDA 软 件 平 台 上 对 FPGA/CPLD开发的最初步骤。 图形输入法：原理图、状态图和波形图 设计输入 文本输入法：VHDL语言或Verilog-HDL
2. HDL文本输入法
HDL文本方式描述设计： 逻辑描述能力强 描述接口和连接关系不直观。 硬件描述语言支持： 布尔方程、真值表、状态机等逻辑描述方式 在描述复杂设计时，非常简洁，具有很强的逻辑 描述和仿真功能。 当然， HDL文本输入必须依赖综合器，只有好的 综合器才能把语言综合成优化的电路。
3.1.1 设计输入
3.2.1 CPLD的ISP方式编程
对CPLD编程
TCK、TDO、TMS、TDI为CPLD的JTAG口
CPLD编程下载连接图
3.2.2使用PC并行口配置FPGA
3.2.3 用专用配置器件配置FPGA
表3-2 Altera的专用配置器件
器件 EPC2 EPC1 EPC1441 功能描述 1695680×1位，3.3/5V供电 1046496×1位，3.3/5V供电 440 800×1位，3.3/5V供电 封装形式 20脚PLCC、32脚TQFP 8脚PDIP、20脚PLCC 8脚PDIP、20脚PLCC
功能仿真
是直接对VHDL、原理图描述或其他 描述形式的逻辑功能进行模拟测试，以了解 其实现的功能是否满足原设计要求的过程， 仿真过程不涉及任何具体器件的硬件特性。
时序仿真
就是接近真实器件运行特性的仿真， 仿真文件中己包含了器件硬件特性参数， 因而，仿真精度高。
1位全加器的时序仿真波形
状态表
Ai 0 0 0 0 1 1 1 1 Bi 0 0 1 1 0 0 1 1 Ci-1 0 1 0 1 0 1 0 1 Si Ci 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1
2. HDL文本输入法
3.1 EDA设计流程

3.1.1 设计输入
3.1.2 设计实现 3.1.3 设计仿真



3.1.4 编程或配置
3.1.2 设计实现
设计实现主要由 EDA 开发工具依据设计 输入文件自动生成用于器件编程、波形仿 真及延时分析等所需的数据文件。此过程 对开发系统来讲是核心部分，但对用户来 说，几乎是自动化的，设计者无需过多做 什么工作，只需根据需要，通过设置“设 计实现策略”等参数来控制设计实现过程 ，从而使设计更优化。
Byteblaster MV下载线; Byteblaster II下载线; USB blaster 下载线 两种下载模式： (1)被动串行同步(PS)方式 (2)JTAG方式 接口各引脚信号名称
引脚 PS 模式 JATG 模式 1 DCK TCK 2 GND GND 3 CONF_DONE TDO 4 VCC VCC 5 nCONFIG TMS 6 7 nSTA TUS 8 9 DATA0 TDI 10 GND GND
3.1.2 设计实现
约束中速度与面积间的关系
3.1.2 设计实现
2.适配
适配器也称结构综合器，它的功能是将由综合 器产生的网表文件配臵于指定的目标器件中，使之 产生最终的下载文件。适配所选定的目标器件 (FPGA/CPLD芯片)必须属于原综合器指定的目标器件 系列。
逻辑综合通过后必须利用适配器将综合后网表文 件针对某一具体的目标器件进行逻辑映射操作，其 中包括底层器件配臵、逻辑分割、逻辑优化、逻辑 布局布线操作。适配完成后可以利用适配所产生的 仿真文件作精确的时序仿真，同时产生可用于编程 的文件。
3.1.2 设计实现
综合约束用来设定电路综合的目标，它包括设计 环境约束、时间约束和面积约束。 设计环境约束指的是用来描述设计在工作时的温 度、电压、驱动、负载等外部条件的一系列属性。 时间约束内容包括定义时钟、定义时钟网络的时 间约束和时序路径时间约束设定，以及非同步设计的 时间约束等。 面积约束可简单理解为资源利用的量；和时间约 束之间是一对矛盾且需要折中的关系。
3.3.2 HDL综合器 性能良好的FPGA/CPLD设计的HDL综合器有如下三种：
Synopsys公司的FPGA Compiler、FPGA Express综合器。 Synplicity公司的Synplify Pro综合器。 Mentor子公司Exemplar Logic的LeonardoSpectrum综合器。
EPC1213
EPC1064 EPC1064V
212 942×1位，5V供电
65 536×1位，5V供电 65 536×1位，5V供电
8脚PDIP、20脚PLCC、32脚TQFP
8脚PDIP、20脚PLCC、32脚TQFP 8脚PDIP、20脚PLCC、32脚TQFP
图3-6 专用配置器件对FPGA的配置原理图
3.1 EDA设计流程

3.1.1 设计输入
3.1.2 设计实现 3.1.3 设计仿真