ASIC实验指导书doc_2004

图 1-11
四、时钟发生器： 该系统可提供高达 CLK-MAX=100MHZ（由有源晶振提供，推荐使用 50MHZ）时钟频率。四路时钟提供 CLK-MAX 2^0~2^23 级分频时钟，以及 各分频时钟的 0~15 级分频时钟,具体如下： CLK-OUT1=CLK-MAX/2^SEL1; CLK-OUT2=CLK-MAX/2^(SEL2+8); CLK-OUT3=CLK-MAX/2^(SEL3+16);
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图 பைடு நூலகம்-8
3． 8 位共阴极八段动态显示数码管，其段译码及驱动可直接使用系统附 带的驱动及译码程序由 FPGA 完成。 驱动信号直接引人对应插孔， 数码 管各段定义如图 1-7：
图 1-9
4．LCD 显示器可由 MCU 或 FPGA 控制显示，系统附带其控制程序。
图 1-10
5．蜂鸣器可用于监控频率变换信号，驱动信号引入 SPEAKER-IN，如 图 1-9：
图 1-1
NIOS PROCESSERER
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ALTERA 的 NIOS 核是用户可随意配置和构建的 32 位/16 位总线 （用户可 选的） 指令集和数据通道的嵌入式系统微处理器 IP 核， 采用 AVALON 总线结 构通信接口，带有增强的内存、调试和软件功能（C 或汇偏程序程序优化开 发功能）；含由 FIRST SILICON SOLUTIONS（FS2）开发的基于 JTAG 的片内 设备（OCI）内核（这为开发者提供了强大的软硬件调试实时代码，OCI 调 试功能可根据 FPGA JTAG 端口上接受的指令，直接监视和控制片内处理器的 工作情况）。
图 1-17
下载插座与主板连接，该子板采用 JTAG 方式下载配置数据。端口电压 由 VOUT2 提供（此处未用） 。芯片复位按纽用于在不断电的情况下清楚芯 片配置。 八、其它可编程资源：
图 1-16
七、目标子板： 目标子板为系统提供可编程的目标器件。 目标子板与主板通过十芯插座 和固定空简单连接。系统开发有 XILINX、ALTERA、LATTICE 等各大公司 各型号的 FPGA、CPLD 器件的目标子板。部分子板自带串行下载 E2PROM 及高速 AD，用户可根据自己需要选购，或自行开发目标子板。以下以最简 单的 XC4010-PC84 为例，简单介绍其使用。如图 1-15；
VHDL 数字逻辑电路实验 _______________________________ 17 双向计数器________________________________________ 17 八位序列检测器____________________________________ 20 ８× ３位的 RAM 结构的 FIFO _______________________ 25 奇偶校验器________________________________________ 29 用计数器进行时钟分频______________________________ 32 VGA 接口设计_____________________________________ 35 PS／2 键盘接口设计 ________________________________ 40 简单的空调有限状态机______________________________ 43 8 位乘法器 _______________________________________ 45 模可变 16 位加法计数器 _____________________________ 51 8 段数码管的接口设计 _____________________________ 53 秒表设计 _________________________________________ 56 交通灯 ___________________________________________ 58 单片机与 FPGA/CPLD 接口逻辑设计 ________________ 61 用 FPGA 实现 DDS________________________________ 65
实验一 实验二 实验三 实验四 实验五 实验六 实验七 实验八 实验九 实验十 实验十一 实验十二 实验十三 实验十四 实验十五
第三章 Altera Nios 系统开发板设计实验 __________________________ 70 实验一 基于 Nios 系统的 LCD 实验____________________________ 70 实验二 基于 Nios 系统硬件构建实验 ___________________________ 73 实验三 Nios 定制指令集实验 _________________________________ 77
图 1－ 3
Altera Nios 系统开发板
第二节 SMART I 可编程 ASIC 设计实验板介绍
SMART I ASIC 开发板是一块可广泛使用于数字电路、EDA 教学实验 及大规模的系统实验开发的多功能开发系统。 该开发系统集成了多种可编程 资源、友好的人机界面、多层次显示平台，并具有系统在线可升级性，是当 前市场上一款理想的 EDA 开发工具。以下将按照其功能模块的划分对该系 统进行详细的介绍。 一、电源模块： 该系统为 Vin(6v<=Vin<=15v,推荐工作电压为 6.5v)单电源供电系 统。 为适应当前市场存在的多种工作电压的可编程器件， 该系统具有三 路电源，提供 1.25v~Vin 多种电压输出。 二、人机界面： 1． KEY1~KEY8 为 8 路按键开关，关闭时输出高电平，开启时输出 低。信号输出由 HEAD8 引出：如图 1-2：
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第一章
第一节
可编程 ASIC 开发系统介绍
Altera Nios 系统开发板简介
可编程逻辑器件和 EDA 技术的发展， 使得数字电路设计的教学， 不仅需 要原有的 EDA 实验内容，还需要增加相关 SOPC 实验内容，使学生不但能学 会用 VHDL 设计语言和可编程逻辑器件来完成较复杂的数字电路设计，还可 以学会用 ALTERA 公司提供的 NIOS 软核以及 SOPC 软硬件集成开发环境来完 成可编程嵌入式应用系统的设计， 从而极大地提高学生适应现代数字系统设 计发展的能力。 SOPC (SYSTEM ON A PROGRAMMABLE CHIP：片上可编程系统)是 ALTERA 公司提供的一种灵活、 高效的解决方案， 它将处理器、 存储器、 I/O 口、 LVDS、 CDR 等系统设计所需的部件集成到一个 PLD 器件上， 构建成一个可编程的片 上系统。ALTERA 将一个软核放入 PLD，这个软核就是 NIOS，它只占芯片内 部很少的一部分逻辑单元，成本很低。同时 ALTERA 的 SOPC 开发工具，将软 硬件的设计结合起来，提供给设计人员一个很好的开发环境。 NIOS 是 ALTERA 公司设计的一个 CPU 软核，通过 SOPC BUILDER 软件， 用户可以方便地定制 CPU 功能以及相应的外围设备，如 UART，TIMER 等，从 而形成一个功能强大的片上系统。
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ALTERA 为验证其嵌入式 NIOS CPU 而设计 了 NIOS DEVELOPMENT KIT 系 列开发板。其核心芯片分别是大容量的 CYCLONE1C12 系列和 STRATIX1S10 系列。除此之外，开发板上还有 CPLD，1MBITS 的 SRAM，16MBITS 的 SDRAM， 8MBITS 的 FLASH，10M/100M 的自适应网卡，七段 LED，按键，LCD 等丰富的 外设。除一般的可编程试验以外，本系列开发板能够完成多种嵌入式的软、 硬件及其协同设计。同时利用 NIOS 的可编程特性和片内丰富的外设资源还 可以自己在单片内定制的嵌入式系统的 CPU 以及外设，进行 SOPC 设计。让 使用者充分了解计算机系统的原理和特性。 同时该开发板提供的强大网络接 口使得学习和二次开发网络协议和应用都显得非常方便。
图 1-6
三、显示部分： 1 ． LED1~LED8 为 8 位红色 LED ，高电平点亮。如图 1-5 所示 LED_SELECTION1-8 分别对应 LED1~LED8。 实验者需将驱动信号引入 相对应的插孔。
图 1-7
2．R1，Y1，G1~ R4，Y4，G4 位 12 位三色 LED，高电平点亮，适 用于状态机的监控。所需操作入上，驱动信号引入如图 1-6：
图 1-2 NIOS SYSTEM ARCHITECTURE
此外，基于 QUARTUSⅡ平台的用户可编辑的 NIOS 核含有许多可配置的 接口模块核， 包括： 可配置高速缓存 （包括由片内 ESB 或外部 SRAM 或 SDRAM， 100M 以上单周期访问速度）模块，可配置 RS232 通信口、SDRAM 控制器、标 准以太网协议接口、DMA、定时器、协处理器等等。在植入（配置进）FPGA 前，用户可根据设计要求，利用 QUARTUSⅡ和 SOPC BUILDER，对 NIOS 及其 外围系统进行构建，使该嵌入式系统在硬件结构、功能特点、资源占有等方 面全面满足用户系统设计的要求。NIOS 核在同一 FPGA 中被植入的数量没有 限制，只要 FPGA 的资源允许，此外 NIOS 可植入的 ALTERA FPGA 的系列几乎 没有限制，在这方面，NIOS 显然优于 XILINX 的 MICRO BLAZE。另外，在开 发工具的完备性方面、对常用的嵌入式操作系统支持方面，NIOS 都优于 MICRO BLAZE。就成本而言，由于 NIOS 是由 ALTERA 直接推出而非第三方产 品， 故用户通常无需支付知识产权费用， NIOS 的使用费仅仅是其占用的 FPGA 的逻辑资源费。因此，选用的 FPGA 越便宜，则 NIOS 的使用费就越便宜。
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图 1-4
2． 两组 8 路拨码开关可提供逻辑高低电平，开关向上打开，对应插孔 输出所选择的电平。 其旁跳线设置输出选择， 当跳线帽插入 POWER 档， 该组拨码开关输出高电平（5v） ，跳线帽插入 GND 档，该组开关输出 低电平（0v） ，如图 1-3：
图 1-5
3．SW1~SW10 为单刀三路开关，提供逻辑高、低及悬空（NC）操作。 信号由 HEADER10 各插孔输出。对应输出 POWER=逻辑高（5v） ， GND=逻辑低（0v） ，NC=悬空。如图 1-4：
可编程 ASIC 设计与 技术 实验指导书
电子科技大学可编程 ASIC 设计实验室编
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目
录
第一章 可编程 ASIC 开发系统介绍 ______________________________ 3 第一节 第二节 第三节 第四节 第二章 Altera Nios 系统开发板简介_________________________2 SMAT I 可编程 ASIC 设计实验板简介________________4 Xilinx ISE 开发软件简介___________________________9 Altera Quartus II 开发软件简介___________________14
图 1-14
六、RS232 串行接口（自带接口芯片） 系统串行接口有两种工作方式： （1）为 GP32 下载监控程序提供接口。模式选择由两组跳线选择。跳 线连接如图 1-13：
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图 1-15
（2）串口芯片单独工作。此时，串口各信号与芯片的连接由用户自行 定义，GP32 的端口与串口脱离关系。相应跳线操作如图 1-14：
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CLK-OUT4=CLK-MAX/(SEL4*2^PRESET); 各时钟选择以拨码开关输入二进制码字决定， 码字定义以最右位为最低 位。如图 1-10：
图 1-12
时钟输出端口如图 1-11：
图 1-13
系统的时钟输出关系可在线进行升级。 同时最高时钟也可通过简单的更 换控制芯片得以提升。 五、数模转换模块： 系统采用通用的 DAC0832 芯片提供数模转换接口，该模块各端口定义 如图 1-12：