数字电子时钟逻辑电路设计
[数电课程设计数字电子时钟的实现] 电子时钟课程设计
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[数电课程设计数字电子时钟的实现] 电子时钟课程设计课程设计报告设计题目：数字电子时钟的设计与实现班级：学号：姓名：指导教师：设计时间：摘要钟表的数字化给人们生产生活带来了极大的方便，大大的扩展了原先钟表的报时。
诸如，定时报警、按时自动打铃、时间程序自动控制等，这些，都是以钟表数字化为基础的。
功能数字钟是一种用数字电路实现时、分、秒、计时的装置，与机械时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的使用。
从原理上讲，数字钟是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。
因此，此次设计与制作数字钟就是为了了解数字钟的原理，从而学会制作数字钟，而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及使用方法。
通过此次课程设计可以进一步学习与各种组合逻辑电路与时序电路的原理与使用方法。
通过仿真过程也进一步学会了Multisim7的使用方法与注意事项。
本次所要设计的数字电子表可以满足使用者的一些特殊要求，输出方式灵活，如可以随意设置时、分、秒的输出，定点报时。
由于集成电路技术的发展，，使数字电子钟具有体积小、耗电省、计时准确、性能稳定、维护方便等优点。
关键词：数字钟，组合逻辑电路，时序电路，集成电路目录摘要 (1)第1章概述············································3第2章课程设计任务及要求·······························42.1设计任务············································42.2设计要求············································4第3章系统设计··········································63.1方案论证············································63.2系统设计············································63.2.1结构框图及说明·································63.2.2系统原理图及工作原理···························73.3单元电路设计········································83.3.1单元电路工作原理·······························83.3.2元件参数选择···································14第4章软件仿真·········································154.1仿真电路图··········································154.2仿真过程············································164.3仿真结果············································16第5章安装调试··········································175.1安装调试过程········································175.2故障分析············································17第6章结论···············································18第7章使用仪器设备清单··································19参考文献·················································19收获、体会和建议·········································20第1章概述数字集成电路的出现和飞速发展，以及石英晶体振荡器的广泛应用，使得数字钟的精度稳定度远远超过了老式的机械表，用数字电路实现对“时”、“分”、“秒”数字显示的数字钟在数字显示方面，目前已有集成的计数、译码电路，它可以直接驱动数码显示器件，也可以直接采用才COMS--LED光电组合器件，构成模块式石英晶体数字钟。
多功能数字钟电路设计
多功能数字钟电路设计1设计内容简介数字钟是一个简单的时序组合逻辑电路，数字钟的电路系统主要包括时间显示，脉冲产生，报时，闹钟四部分。
脉冲产生部分包括振荡器、分频器；时间显示部分包括计数器、译码器、显示器；报时和闹钟部分主要由门电路构成，用来驱动蜂鸣器。
2设计任务与要求Ⅰ以十进制数字形式显示时、分、秒的时间。
Ⅱ小时计数器的计时要求为“24翻1”，分钟和秒的时间要求为60进位。
Ⅲ能实现手动快速校时、校分；Ⅳ具有整点报时功能，报时声响为四低一高，最后一响为整点。
Ⅴ具有定制控制（定小时）的闹钟功能。
Ⅵ画出完整的电路原理图3主要集成电路器件计数器74LS162六只；74LS90三只；CD4511六只；CD4060六只；三极管74LS191一只；555定时器1只；七段式数码显示器六只，74LS00 若干；74LS03(OC) 若干；74LS20 若干；电阻若干，等4设计方案数字电子钟的原理方框图如图（1）所示。
该电路由秒信号发生器、“时，分，秒”计数器、译码器及显示器、校时电路、整点报时电路、闹钟定时等电路组成。
秒信号产生器决定了整个计时系统的精度，故用石英晶体振荡器加分频器来实现。
将秒信号送入“秒计时器”，“秒计时器”采用六十进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。
“分计数器”也采用六十进制计数器，每60分钟，发出一个“时脉冲”，该信号经被送到“时计数器”作为“时计数器”的时钟脉冲，而“时计数器”采用二十四进制计数器，实现“24翻1”的计数方式，可实现对一天二十四小时的累计。
译码显示电路将“时”、“分”、“秒”计数器的输出状态通过七段式显示译码器译码，通过刘伟LED 七段显示器显示出来。
整点报时电路是根据计时系统的输出状态产生一脉冲信号，然后触发一音频发生器实现整点报时，定时电路与此类似。
校时电路是用“时”、“分”、“秒”显示数5电路设计5.1秒信号发生器秒信号发生器是数字钟的核心部分，它的精度和稳定度决定了数字钟的质量，通常用晶体整荡器产生的脉冲经过整形、分频获得1 Hz的秒脉冲。
A功能数字钟的电路设计
功能数字钟的电路设计数字钟是采用数字电路实现“时”、“分”、“秒”数字显示的计时装置。
钟表的数字化在提高报时精度的同时，也大大扩展了它的功能，诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、定时启闭路灯等。
因此，研究数字钟及扩大其应用，有着非常现实的意义。
1、设计目的1）掌握数字钟的设计、组装与调试方法。
2）熟悉集成电路的使用方法。
2、设计任务与要求1）时钟显示功能，能够以十进制显示“时”、“分”、“秒”。
2）具有校准时、分的功能。
3）整点自动报时，在整点时，便自动发出鸣叫声，时长1s。
选做：1）闹钟功能，可按设定的时间闹时。
2）日历显示功能。
将时间的显示增加“年”、“月”、“日”。
3、数字钟的基本原理及电路设计一个具有计Array时、校时、报时、显示等基本功能的数字钟主要由振荡器、分频器、计数器、译码器、显示器、校时电路、报时电路等七部分组成。
石英晶体振荡器产生的信号经过分频器得到秒脉冲，秒脉冲送入计数器计数，计数结果通过“时”、“分”、“秒”译码器译码，并通过显示器显示时间。
数字钟的整机逻辑框图如下：图 1数字钟整机逻辑图振荡器方案一：由集成电路定时器555与RC组成的多谐振荡器作为时间标准信号源。
图 2 555与RC 组成的多谐振荡器图 分析：图中的C2为保护电容，其取值并没有什么要求。
在本设计中，我假设输出的脉冲的占空比为2/3，并且把555与RC 组成的多谐振荡，参考书本上的方案得出占空比3222121=++=R R R R q 故得到R1=R2。
又有电路的振荡周期T=T1+T2=(R1+2R2)Cln2得T=(R1+2R2)Cln2=103-S 。
我在实验中取电容为10nf 。
带入式中，可以得出R1=R2=48K Ω。
在这里取两个47K Ω电阻和滑动电阻2K Ω。
仿真结果如图所示，误差还是比较低的。
方案二：石英晶体振荡器。
石英晶体振荡器的特点是振荡频率准确、电路结构简单、频率易调整，它是电子钟的核心，用它产生标准频率信号，再由分频器分成秒时间脉冲。
数字电子钟逻辑电路设计
数字电子钟逻辑电路设计一、简述数字电子钟是一种用数字显示秒、分、时、日的计时装置,与传统的机械钟相比,它具有走时准确,显示直观、无机械传动装置等优点,因而得到了广泛的应用;小到人们日常生活中的电子手表,大到车站、码头、机场等公共场所的大型数显电子钟;数字电子钟的电路组成方框图如图所示;图数字电子钟框图由图可见,数字电子钟由以下几部分组成：石英晶体振荡器和分频器组成的秒脉冲发生器；校时电路；六十进制秒、分计数器,二十四进制或十二进制计时计数器；秒、分、时的译码显示部分等;二、设计任务和要求用中、小规模集成电路设计一台能显示日、时、分、秒的数字电子钟,要求如下：1.由晶振电路产生1Hz标准秒信号;2.秒、分为00～59六十进制计数器;3. 时为00～23二十四进制计数器;4. 周显示从1～日为七进制计数器;5. 可手动校时：能分别进行秒、分、时、日的校时;只要将开关置于手动位置,可分别对秒、分、时、日进行手动脉冲输入调整或连续脉冲输入的校正;6. 整点报时;整点报时电路要求在每个整点前呜叫五次低音500Hz,整点时再呜叫一次高音1000Hz;三、可选用器材1. 通用实验底板2. 直流稳压电源3. 集成电路：CD4060、74LS74、74LS161、74LS248及门电路4. 晶振：32768 Hz5. 电容：100μF/16V 、22pF 、3～22pF 之间6. 电阻：200Ω、10K Ω、22M Ω7. 电位器：Ω或Ω8. 数显：共阴显示器LC5011-119. 开关：单次按键10. 三极管：805011. 喇叭：1 W /4,8Ω四、设计方案提示根据设计任务和要求,对照数字电子钟的框图,可以分以下几部分进行模块化设计;1. 秒脉冲发生器脉冲发生器是数字钟的核心部分,它的精度和稳定度决定了数字钟的质量,通常用晶体振荡器发出的脉冲经过整形、分频获得1Hz 的秒脉冲;如晶振为32768 Hz,通过15次二分频后可获得1Hz 的脉冲输出,电路图如图所示;74LS741Hz图 秒脉冲发生器2. 计数译码显示秒、分、时、日分别为60、60、24、7进制计数器、秒、分均为60进制,即显示00～59,它们的个位为十进制,十位为六进制;时为二十四进制计数器,显示为00～23,个位仍为十进制,而十位为三进制,但当十进位计到2,而个位计到4时清零,就为二十四进制了;周为七进制数,按人们一般的概念一周的显示日期“日、1、2、3、4、5、6”,所以我们设计这个七进制计数器,应根据译码显示器的状态表来进行,如表所示;按表状态表不难设计出“日”计数器的电路日用数字8代替;所有计数器的译码显示均采用BCD—七段译码器,显示器采用共阴或共阳的显示器;表状态表3.校时电路在刚刚开机接通电源时,由于日、时、分、秒为任意值,所以,需要进行调整;置开关在手动位置,分别对时、分、秒、日进行单独计数,计数脉冲由单次脉冲或连续脉冲输入;4.整点报时电路当时计数器在每次计到整点前六秒时,需要报时,这可用译码电路来解决;即当分为59时,则秒在计数计到54时,输出一延时高电平去打开低音与门,使报时声按500Hz频率呜叫5声,直至秒计数器计到58时,结束这高电平脉冲；当秒计数到59时,则去驱动高音1KHz频率输出而鸣叫1声;五、参考电路数字电子钟逻辑电路参考图如图所示;图数字电子钟逻辑电路参考图六、参考电路简要说明1. 秒脉冲电路由晶振32768Hz经14分频器分频为2Hz,再经一次分频,即得1Hz标准秒脉冲,供时钟计数器用;2. 单次脉冲、连续脉冲这主要是供手动校时用;若开关K1打在单次端,要调整日、时、分、秒即可按单次脉冲进行校正;如K1在单次,K2在手动,则此时按动单次脉冲键,使周计数器从星期1到星期日计数;若开关K1处于连续端,则校正时,不需要按动单次脉冲,即可进行校正;单次、连续脉冲均由门电路构成;3. 秒、分、时、日计数器这一部分电路均使用中规模集成电路74LS161实现秒、分、时的计数,其中秒、分为六十进制,时为二十四进制;从图3中可以发现秒、分两组计数器完全相同;当计数到59时,再来一个脉冲变成00,然后再重新开始计数;图中利用“异步清零”反馈到/CR端,而实现个位十进制,十位六进制的功能;时计数器为二十四进制,当开始计数时,个位按十进制计数,当计到23时,这时再来一个脉冲,应该回到“零”;所以,这里必须使个位既能完成十进制计数,又能在高低位满足“23”这一数字后,时计数器清零,图中采用了十位的“2”和个位的“4”相与非后再清零;对于日计数器电路,它是由四个D触发器组成的也可以用JK触发器,其逻辑功能满足了表1,即当计数器计到6后,再来一个脉冲,用7的瞬态将Q4、Q3、Q2、Q1置数,即为“1000”,从而显示“日”8;4．译码、显示译码、显示很简单,采用共阴极LED数码管LC5011-11和译码器74LS248,当然也可用共阳数码管和译码器;5.整点报时当计数到整点的前6秒钟,此时应该准备报时;图3中,当分计到59分时,将分触发器QH置1,而等到秒计数到54秒时,将秒触发器QL置1,然后通过QL与QH相与后再和1s标准秒信号相与而去控制低音喇叭呜叫,直至59秒时,产生一个复位信号,使QL清0,停止低音呜叫,同时59秒信号的反相又和QH相与后去控制高音喇叭呜叫;当计到分、秒从59：59—00：00时,呜叫结束,完成整点报时;6.呜叫电路呜叫电路由高、低两种频率通过或门去驱动一个三极管,带动喇叭呜叫;1KHz和500Hz从晶振分频器近似获得;如图中CD4060分频器的输出端Q5和Q6;Q5输出频率为1024Hz,Q6输出频率为512Hz;。
verliog数字时钟计数器电路设计
Verilog数字时钟计数器电路设计一、引言Verilog是一种硬件描述语言，用于描述、设计和模拟数字电路。
数字时钟计数器电路是数字电子系统中常见的模块，用于产生时钟信号和计数功能。
本文将介绍如何使用Verilog语言设计数字时钟计数器电路。
二、电路功能数字时钟计数器电路的功能是产生一个稳定的时钟信号，并实现计数功能，用于驱动数字系统中的时序逻辑。
该电路通常包括时钟发生器和计数器两部分，时钟发生器用于产生稳定的时钟信号，而计数器用于对时钟信号进行计数。
三、Verilog语言简介Verilog是一种硬件描述语言，它可以用于描述数字电路的结构、行为和时序特性。
Verilog语言具有丰富的语法结构，包括模块、端口、信号、赋值语句、过程块等，可以描述数字电路中的各种逻辑和时序操作。
四、数字时钟计数器电路设计1. 模块定义我们需要使用Verilog语言定义数字时钟计数器的模块。
模块是Verilog语言中的最基本单元，用于描述数字电路的结构和行为。
以下是数字时钟计数器模块的定义：```verilogmodule clk_counter(input wire clk,input wire rst,output reg [3:0] count);```在上面的代码中，我们定义了一个名为`clk_counter`的模块，该模块包括一个时钟输入`clk`、一个复位输入`rst`和一个4位计数输出`count`。
2. 时钟发生器接下来，我们需要设计时钟发生器模块，用于产生稳定的时钟信号。
以下是时钟发生器模块的定义：```verilogmodule clk_generator(output reg clk);always #10 clk = ~clk;endmodule```在上面的代码中，我们定义了一个名为`clk_generator`的模块，该模块包括一个时钟输出`clk`。
通过`always`块和`#10`延时控制，我们实现了一个简单的时钟发生器，每10个时间单位翻转一次。
数字电子技术时序逻辑电路
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数字电子技术时序逻辑电路
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图5-3 4位寄存器74LS175的逻辑图
数字电子技术时序逻辑电路
2. 移位寄存器 移位寄存器不仅具有存储的功能，而且还有移位功能，可以 用于实现串、并行数据转换。如图5-4所示为4位移位寄存器 的逻辑图。
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数字电子技术时序逻辑电路
5.1.2 异步时序逻辑电路的分析方法
异步时序电路的分析步骤：
① 写时钟方程； ② 写驱动方程； ③ 写状态方程； ④ 写输出方程。
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数字电子技术时序逻辑电路
[例5-2]试分析图示时序逻辑电路的逻辑功能，列出状态转换 表，并画出状态转换图。
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数字电子技术时序逻辑电路
解：图5-7所示电路为1个异步摩尔型时序逻辑电路。 写时钟方程：
数字电子技术时序逻辑电路
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图5-5 同步二进制加法计数器的数时字电序子图技术时序逻辑电路
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图5-8 同步4位二进制加法计数器74LS16数1字的电逻子技辑术图时序逻辑电路
表5-1 同步4位二进制加法计数器74LS161的功能表
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数字电子技术时序逻辑电路
写驱动方程：
写状态方程：
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数字电子技术时序逻辑电路
列状态转换表：
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数字电子技术时序逻辑电路
画状态转换图：
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数字电子技术时序逻辑电路
5.2 若干常用的时序逻辑电路 5.2.1寄存器
1. 基本寄存器
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图5-2 双2位寄存器74LS75的逻辑图
纯数字电路数字时钟原理图(免费)
做成时钟,并不难,把十进改成6进就行了如下:1,震荡电路的电容用晶震,记时准确.2, 时:用2块计数器,十位的用1和2(记时脚)两个脚.分:用2块计数器,十位的用1,2,3,4,5,6,(记时脚)6个脚.秒:同分.评论:74系列的集成块不如40系列的,如:用CD4069产生震荡,CD4017记数,译码外加.电压5V.比74LS160 74LS112 74LS00好的.而且CD4069外围元件及少.如有需要我可以做给你.首先需要产生1hz的信号，一般采用CD4060对32768hz进行14分频得到2hz，然后再进行一次分频。
（关于此类内容请参考数字电路书中同步计数器一章）(原文件名:4060.JPG)一种分频电路：(原文件名:秒信号1.JPG)采用cd4518进行第二次分频另一种可以采用cd4040进行第二次分频第三种比较麻烦，是对1mhz进行的分频(原文件名:秒信号2.JPG)介绍一下cd4518：CD4518，该IC是一种同步加计数器，在一个封装中含有两个可互换二/十进制计数器，其功能引脚分别为1～7和9～{15}。
该计数器是单路系列脉冲输入（1脚或2脚；9脚或10脚），4路BCD码信号输出（3脚～6脚；{11}脚～{14}脚）。
此外还必须掌握其控制功能，否则无法工作。
手册中给有控制功能的真值（又称功能表），即集成块的使用条件，如表2所示。
从表2看出，CD4518有两个时钟输入端CP和EN，若用时钟上升沿触发，信号由CP输入，此时EN端应接高电平“1”，若用时钟下降沿触发，信号由EN端输入，此时CP端应接低电平“0”，不仅如此，清零（又称复位）端Cr也应保持低电平“0”，只有满足了这些条件时，电路才会处于计数状态，若不满足则IC不工作。
计数时，其电路的输入输出状态如表3所示。
值得注意，因表3输出是二/十进制的BCD码，所以输入端的记数脉冲到第十个时，电路自动复位0000状态（参看连载五）。
另外，该CD4518无进位功能的引脚，但从表3看出，电路在第十个脉冲作用下，会自动复位，同时，第6脚或第{14}脚将输出下降沿的脉冲，利用该脉冲和EN端功能，就可作为计数的电路进位脉冲和进位功能端供多位数显用。
数电课程实验报告——数字钟的设计
.《数字电子技术》课程设计报告设计题目: 数字钟班级学号：1407080701221 1407080701216 1407080701218学生：志强企海清指导教师：周玲时间：2016.6.15-2016.6.16《数字电子技术》课程设计一、设计题目：数字钟的设计一、设计任务与要求：1.时钟显示功能，能够以十进制显示“时”、“分”、“秒”。
其中时为24进制，分秒为60进制。
2. 其他功能扩展：（1）设计一个电路实现时分秒校准功能。
（2）闹钟功能，可按设定的时间闹时。
（3）设计一个电路实现整点报时功能等。
在59分51秒、53秒、55秒、57秒输出750Hz 音频信号，在59分59秒时输出1000Hz信号，音频持续1s，在1000Hz荧屏结束时刻为整点。
二、设计方案：数字电子钟由石英晶体振荡器、分频器、计数器、译码器显示器和校时电路组成。
振荡器产生稳定的高频脉冲信号,作为数字钟的时间基准,然后经过分频器输出标准秒脉冲。
秒计数器满60后向分计数器进位,分计数器满60后向小时计数器进位,小时计数器按照“24翻1”规律计数。
计数器的输出分别经译码器送显示器显示。
计时出现误差时,可以用校时电路校时、校分。
三、芯片选定及各单元功能电路说明：实验器材及主要器件（1）CC4511 6片（2）74LS90 5片（3）74LS92 2片（4）74LS191 1片（5）74LS00 5片（6）74LS04 3片（7）74LS74 1片（8）74LS2O 2片（9）555集成芯片1片（10）共阴七段显示器6片（11）电阻、电容、导线等若干①振荡器石英晶体振荡器的特点是振荡频率准确、电路结构简单、频率易调整。
它还具有压电效应，在晶体某一方向加一电场，则在与此垂直的方向产生机械振动，有了机械振动，就会在相应的垂直面上产生电场，从而机械振动和电场互为因果，这种循环过程一直持续到晶体的机械强度限止时，才达到最后稳定。
这用压电谐振的频率即为晶体振荡器的固有频率。
数字电子技术时序逻辑电路PPT
写驱动方程： J 0 K 0 1
J1 J2
Q3 K2
1
K1
1
J 3 Q1Q2
K3 1
写状态方程：
Q0n1 QQ1n2n11
n
Q0
Q3
n
Q2
n
Q1
（CP0 下降沿动作） （Q0 下降沿动作） （Q1下降沿动作）
Q3n 1
Q1Q2
画时序图： 该电路能够自启动。
5.1.2 异步时序逻辑电路的分析方法
异步时序电路的分析步骤：
① 写时钟方程； ② 写驱动方程； ③ 写状态方程； ④ 写输出方程。
[例5-2]试分析图示时序逻辑电路的逻辑功能，列出状态转换 表，并画出状态转换图。
解：图5-7所示电路为1个异步摩尔型时序逻辑电路。 写时钟方程：
Q3n（Q0
下降沿动作）
列状态转换表：
画状态转换图：
5.2 若干常用的时序逻辑电路 5.2.1寄存器
1. 基本寄存器
图5-2 双2位寄存器74LS75的逻辑图
图5-2所示为双2位寄存器74LS75的逻辑图。当 CPA = 1时，
送到数据输入端的数据被存入寄存器，当CPA =0时，存入
寄存器的数据将保持不变。
2n-1 M 2n
然后给电路的每一种状态分配与之对应的触发器状态组合。
4）确定触发器的类型，并求出电路的状态方程、驱动方程 和输出方程。 确定触发器类型后，可根据实际的状态转换图求出电路的状 态方程和输出方程，进而求出电路的驱动方程。
5）根据得到的驱动方程和输出方程，画出相应的逻辑图。
6) 判断所设计的电路能否自启动。
1.同步计数器 1)同步二进制计数器
数字电子钟逻辑电路设计
内蒙古师范大学计算机与信息工程学院《数字电路》课程设计报告设计题目数字电子钟逻辑电路设计指导教师戚桂美职称讲师姓名勿日勒学号*********日期2008-10-24数字电子钟逻辑电路设计计算机与信息工程学院2006级2班勿日勒200018524指导教师戚桂美讲师摘要本次数字时钟电路设计使用了三片74LS161二进制计数器,三片74LS160十进制计数器和一片74LSOO二输入四与非门采用异步连接设计构成数字电子钟。
分、秒均使用60进制循环计数，时使用24进制循环计数。
关键词电子时钟；清零；循环计时1设计任务及主要技术指标和要求1.1 设计任务：用中小规模集成电路设计一台能显示时，分，秒的数字电子钟。
1.2 主要技术指标和要求：1.2.1 由555定时器产生1Hz的标准秒信号。
1.2.2 秒、分为00~59进制计数器1.2.3 时为00~23二十四进制计数器。
2引言数字电子钟是一种用数字显示秒、分、时的计时装置，与传统的机械钟相比，具有走时准确、显示直观、无机械传动装置等优点，因而得到广泛的应用。
如，日常生活中的电子手表，车站、码头、机场等公共场所的大型数显电子钟。
3工作原理数字电子钟所采用的是十六进制计数器74LS161和十进制计数器74SL160，根据时分秒各个部分的的不同功能，设计成不同进制。
秒的个位，需要10进制计数器，十位需6进制计数器（计数到59时清零并进位）。
秒部分设计与分钟的设计完全相同；时部分的设计为当时钟计数到24时，使计数器的小时部分清零，从而实现整体循环计时的功能。
3.1 4位同步计数器74LS161引脚结构图，如图1（74SL160的引脚结构与74SL161完全相同）：3.2 二输入四与非门74LS00引脚结构图，如图2：3.3 74LS161功能如表1所示：3.4 非门真值表如表2所示：输入输出P T CP C D1D2D3Q0Q1Q2Q3 L ××××××××L L L LH L ××↑D0D1D2D3D0D1D2D3H H H H ↑××××计数H H L ××××××保持H H ×L ×××××保持表1 74LS161功能表A B Y0 0 10 1 11 0 11 1 0表2 与非门真值表4电路组成部分4.1 计数部分：利用74LS161芯片，74LS160芯片和74LS00芯片组成的计数器，它们采用异步连接，利用外接标准1Hz脉冲信号进行计数。
电子技术数字时钟报告电路原理图
电子技术课程设计报告设计题目：数字电子时钟班级：学生姓名：学号：指导老师：完成时间：一.设计题目：数字电子时钟二.设计目的：1.熟悉集成电路的引脚安排和各芯片的逻辑功能及使用方法;2.了解数字电子钟的组成及工作原理 ;3.熟悉数字电子钟的设计与制作;三、设计任务及要求用常用的数字芯片设计一个数字电子钟,具体要求如下：1、以24小时为一个计时周期；2、具有“时”、“分”、“秒”数字显示；3、数码管显示电路；4、具有校时功能；5、整点前10秒,数字钟会自动报时,以示提醒；6、用PROTEUS画出电路原理图并仿真验证；四、设计步骤：电路图可分解为：1.脉冲产生电路；2.计时电路；3.显示电路；4校时电路；5整点报时电路;1.脉冲电路是由一个555定时器构成的一秒脉冲,即频率为1HZ；电路图如下：2.计时电路即是计数电路,通过计数器集成芯片如：74LS192 、74LS161、74LS163等完成对秒脉冲的计数,考虑到计数的进制,本设计采用的是74LS192;秒钟个位计到9进10时,秒钟个位回0,秒钟十位进1,秒钟计到59,进60时,秒钟回00,分钟进1；分钟个位计到9进10时,分钟个位回0,分钟十位进1,分钟计到59,进60时,分钟回00,时钟进1；时钟个位记到9进10时,时钟个位回0,时钟十位进1,当时钟计数到23进24时,时钟回00.电路图如下：3.显示电路是完成各个计数器的计数结果的显示,由显示译码器和数码管组成,译码器选用的是4511七段显示译码器,LED数码管选用的是共阴极七段数码管,数码管要加限流电阻,本设计采用的是400欧姆的电阻;电路图如下：4.校时电路通过RS触发器及与非门和与门对时和分进行校准,电路图如下：5.整点报时电路即在时间出现整点的前几秒,数值时钟会自动提醒,本设计采用连续蜂鸣声；根据要求,电路应在整点前10秒开始整点报时,也就是每个小时的59分50秒开始报时,元器件有两个三输入一输出的与门,一个两输入一输出的与门,发生器件选择蜂鸣器;具体电路图如下：六.设计用到的元器件有：与非门74LS00,与门74LS08,74LS11,7段共阴极数码管,计数器芯片74LS192,555定时器,4511译码器,电阻,电容,二极管在电路开始工作时,对计数电路进行清零时会使用到,单刀双掷开关;设计电路图如报告夹纸;七.仿真测试：1.电路计时仿真电路开始计数时：计数从1秒到10秒的进位,从59秒到一分钟的进位,从1分到10分的进位,从59分到一小时的进位,从1小时到10小时的进位,从23小时到24小时的进位,然后重新开始由此循环,便完成了24小时循环计时功能,仿真结果如下：1. 7.2.8.3. 9.4. 10.5. 11.6. 12.13.2.电路报时仿真由电路图可知,U18：A和U18：B的6个输入引脚都为高电平时,蜂鸣器才会通电并发声,当计数器计数到59分50秒是,要求开始报时,而59分59秒时,还在报时,也就是说只需要检测分钟数和秒计数的十位,5的BCD码是4和1,9的BCD码是8和1,一共需要6个测端口,也就是上述的6个输入端口,开始报时时,报时电路状态如图：3.校时电路仿真正常计时校时U15：D和u15:C是一个选通电路,12角接的是秒的进位信号,9角接的是秒的脉冲信号,当SW1接到下引脚时,U15：D接通,u15:C关闭,进位信号通过,计数器的分技术正常计时；当SW1接到上引脚时,U15：D关闭,u15:C接通,校时的秒脉冲通过,便实现了分钟校时,时钟的校时与分钟校时大致相同;八.心得体会以及故障解决设计过程中遇到了一个问题,就是在校时电路开始工作时,校时的选择电路会给分钟和时钟的个位一个进位信号,也就是仿真开始时电路的分钟和时钟个位会有一个1;为了解决这个问题,我采用的是在电路开始工作时,同时给分钟和时钟的个位一个高电平的清零信号来解决,由于时钟的个位和十位的清零端是连在一起的,再加上分钟的个位,在校时小时的时候且当小时跳完24小时时,会给分钟的个位一个清零信号,这时在电路中加一个单向导通的二极管变解决了,具体加在那儿,请参考电路图;在设计过称中,我们也许遇到的问题不止一个两个,而我们要做的是通过努力去解决它；首先我们要具备丰富的基础知识,这是要在学习和实际生活中积累而成的；其次,我们还有身边的朋友同学老师可以请教,俗话说：三人行,必有我师；最后,我们还有网络,当今是个信息时代,网络承载信息的传递,而且信息量非常大,所以我们也可以适当的利用网络资源;通过这次对数字钟的设计与制作,让我了解了设计电路的步骤,也让我了解了关于数字钟的原理与设计理念,要设计一个电路总要先用仿真,仿真成功之后才实际接线;但是仿真是在一个比较好的状态下工作,而电路在实际工作中需要考虑到一些驱动和限流电阻等等,因为,再实际接线中有着各种各样的条件制约和干扰;而且,在仿真中无法成功的电路接法,在实际中因为芯片本身的特性而能够成功;所以,在设计时应考虑两者的差异,从中找出最适合的设计方法;这次学习让我对各种电路都有了大概的了解,所以说,坐而言不如立而行,对于这些电路还是应该自己动手实际操作才会有深刻理解,才能在实际生活和工作中应用起来;。
数字电子技术全套案例
数字电子技术全套案例数字电子技术是现代电子工程的重要组成部分，应用广泛，包括数字逻辑电路设计、数字信号处理、数字通信等方面。
本文将介绍几个数字电子技术的案例，通过这些案例，我们可以更好地理解和应用数字电子技术。
案例一：数字时钟设计数字时钟是我们日常生活中常见的产品，它利用数字电子技术实现时间的显示和计时功能。
我们以一个简单的小时制数字时钟为例进行设计。
时钟采用七段数码管显示，每个数码管由多个发光二极管组成。
通过控制发光二极管的通断，可以显示不同的数字和符号。
我们可以使用计数器、时钟发生器和数码管驱动器等数字电子元件来实现数字时钟的计时、显示和控制功能。
案例二：数字音频处理数字音频处理是数字电子技术在音频领域的应用。
以音频录制和音频放大为例，我们可以利用数字电子技术实现信号的采集、处理和播放。
在音频录制方面，可以使用模数转换器将模拟音频信号转换为数字信号，并通过数字信号处理算法进行降噪、均衡和压缩等处理。
在音频放大方面，可以使用数模转换器将数字信号转换为模拟信号，并通过功率放大器对音频信号进行放大。
通过数字音频处理，可以实现高质量的音频采集和放大，提升音频的清晰度和还原度。
案例三：数字电视传输数字电视传输是数字电子技术在广播领域的应用。
传统的模拟电视信号存在传输质量差、抗干扰能力弱等问题，而数字电视信号具有传输质量高、抗干扰能力强等优点。
数字电视传输包括信号的编码、调制和解调等过程。
编码过程将音视频信号转换为数字信号，并采用压缩算法减小信号的体积。
调制过程将数字信号调制为载波信号，经过传输后进行解调，恢复为数字信号，并进行解码和解压缩处理。
通过数字电视传输，可以提供更清晰、更稳定的电视画面和声音。
案例四：数字逻辑电路设计数字逻辑电路设计是数字电子技术中的基础内容。
数字逻辑电路由多个逻辑门和触发器等元件组成，用于实现不同的逻辑功能。
以加法器为例，我们可以使用逻辑门和触发器来实现二进制数的加法运算。
通过将多个逻辑门和触发器进行组合和连接，可以实现更复杂的逻辑功能，如多位数的加法、减法、乘法和除法等。
数字电子线路时序逻辑电路的设计与分析
CP是触发器的特殊输入信号，只控制输入信号对触发 器输出端产生作用的时间（或时刻），不影响触发器的逻 辑功能。CP信号对触发器产生控制作用称为触发。受CP信 号控制的输入信号称为同步输入信号。
CP信号的控制方式有电平触发和边沿触发两种类型。
CP信号线加标“∧”符号表示边沿触发，无此符号为 电平触发。
• R0（无效态）、S1（有效态）时，无论触发 器的现态Qn为何值，次态都为1，Qn11，称 为触发器置1（又叫置位SET）。
• R0，S0（两信号都无效）时，两个与非门相 互锁定，保持触发器的原来状态，Qn1Qn， 称为触发器的保持态。
• R1，S1（两个信号都有效）时，两个与非门 输出都为1，为异常的不定态。显然这种情况 是不允许出现的，在使用中要注意约束。
第1节 时序电路的记忆单元——触发器
• 触发器是具有记忆功能的基本单元，是构成时序逻辑电路 的主体。
• 在理论上触发器应设有两个互补输出端：Q、 （实用中可 按需要选其中一个），以Q端的状态代表触发器的状态， Q=1为触发器的1态，Q=0为触发器的0态。若两个输出端 出现同时为1或同时为0的状态时，则称为触发器的异常 （不确定）状态，是不允许出现（应该约束）的状态。
表4-6 D触发器逻辑功能表
D
逻辑功能
0
置0（Qn1=0）
1
置1（Qn1=1）
图4-10 D触发器构成及符号
Qn1 Qn
D触发器的特性方程：
2、J-K触发器 表4-7 J-K触发器的逻辑功能表
JK
逻辑功能
00
保持（Qn1=Qn）
01
置0（Qn1=0）
10
置1（Qn1=1）
11
翻转（ ）
J-K触发器的功能可用D触发器转换实现，转换逻辑是:
数字电子钟逻辑电路设计
数字电子钟逻辑电路设计数字电子钟是一种应用广泛的数字化产品，它不仅方便准确地显示时间，还具备功能丰富、外观美观等优点。
本文将介绍数字电子钟的逻辑电路设计，包括时钟信号输入模块、计数模块、显示模块以及设置功能模块等方面。
一、时钟信号输入模块时钟信号输入模块是数字电子钟的核心模块之一，它负责提供准确的时钟信号供其他模块使用。
在设计时钟信号输入模块时，我们可以采用晶振作为时钟源，通过将晶振输出的脉冲信号进行适当的处理，得到精确的时钟信号。
具体而言，我们可以通过使用频率分频电路，将晶振输出的高频脉冲信号分频成我们需要的低频时钟信号。
这样能够降低电路的复杂度，提高系统的稳定性和可靠性。
二、计数模块计数模块是实现数字电子钟时间计数功能的核心模块。
在设计计数模块时，我们可以采用分秒计数和时分计数两种方式。
对于分秒计数，我们可以使用两个计数器分别表示分钟和秒钟，当秒钟计数到59时，分钟计数器加1，同时秒钟计数器清零，从而实现分秒的连续计数。
对于时分计数，我们可以使用两个计数器分别表示小时和分钟，同样采用类似的逻辑实现。
当分钟计数到59时，小时计数器加1，同时分钟计数器清零，从而实现时分的连续计数。
三、显示模块显示模块是数字电子钟的重要组成部分，它负责将计数模块得到的时间信息以合适的形式显示出来。
在设计显示模块时，我们可以采用数码管来显示时间信息。
数码管是一种方便实用的数字显示元件，它可根据控制信号显示0至9的数字。
我们可以通过将计数器输出的二进制信号转换为对应的数码管控制信号，从而实现时间的数字显示。
四、设置功能模块设置功能模块是数字电子钟的附加功能之一，它可以实现时间的设置和调整。
在设计设置功能模块时，我们可以引入按钮和开关等输入元件，通过对输入元件状态的检测和判断，实现时间的设置和调整。
具体而言，我们可以设计一个按钮矩阵用于选择要设置的时间单位（例如时、分、秒），再通过加减按钮来实现时间数值的单步增减操作。
数字电子技术 第6章 时序逻辑电路的设计
17
2.画出次态状态表 画出次态状态表
次态 y=0(down) Q2 Q1 Q0 1 0 0 0 0 0 0 0 1 0 1 1 0 1 0 1 1 0 1 1 1 1 0 1 y=1(up) Q2 Q1 0 0 0 1 0 1 1 1 1 1 1 0 1 0 0 0 Q0 1 1 0 0 1 1 0 0
为使电路能自启动，将卡诺图中的最小项 xxx取做有效状态例如010状态，这时Q2n+1 的卡诺图应修改为右图。化简后得到新状 态方程： Q1n+1= Q2n⊕Q3n Q2n+1= Q1n+ Q2nQ3n Q3n+1= Q2n 驱动方程：J1=Q2n⊕Q3n 输出方程：C= Q1n Q2n Q3n K1=Q2n⊕Q3n J2=Q1n+Q3n K2=Q1n J3= Q2n K3= Q2n
检查自启动：设初态为000，来第1个CP脉冲，将跳变为010，进入循环状态，该电路可 以自启动。
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6.3同步时序逻辑电路设计 同步时序逻辑电路设计 (时钟同步状态机的设计)
1.用状态图设计同步时序逻辑电路 ①状态序有规则的时序电路； ②态序不规则的Moore型； ③Mealy型 2. 使用状态表设计时序逻辑电路 3.使用状态转换表设计时序状态机
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例2：设计一个串行数据检测器。要求连续输入3个或3个以 上的1时，输出为1，其它情况下输出为0。
(1)因为输入多于3个1，有输出。设输入变量为x；检测 (5)最多连续输入m=3，可选用 结果为输出变量，定义为y；又因连续输入3个1以上有 (7)逻辑电路图： n=2，2个J-K FF，于是可画出次 输出，因此要求同步计数。 态及输出卡诺图。还可分解为3 个卡诺图。 (2)状态分析：初态S0为全0状态，设输入一个1时为S1 态，输入2个1时为S2，输入3个1及以上为S3。 Q1n+1 Q0n+1 y (3)状态转换图如图所示： (4)状态转换表。因为输入m>3和连续输入3个1(m=3)状态是相同的，都停留在S2上，故 (8)检查能否自启动： 状态转换图可以简化成如下。 当电路初态进入11状态后： (6)状态方程：Q1n+1=xQ0Q1+xQ 若x=1时，Q1n+1Q0n+1=10状态为 1 sn S S1 S2 S 0 X 次态；若x=0时，Q1n+1 Q0n+1=00 3 n 驱动方程：J1=xQ0 J0=xQ1 0 S0/0 S0/0 S0/0 S0/0 次态。 输出方程：y=xQ1n 1 S1/0 该电路可以自启动。S2/0 S3/1 S4/1 Q0n+1=xQ1Q0+1Q1 K1=x K0=1 自启动部分
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《数字逻辑》课程设计报告设计题目：数字电子钟组员：黄土标黄维超蔡荣达孙清玉指导老师：麦山日期：2013/12/27摘要数字电子钟是一种用数字显示秒、分、时的计时装置，本次数字时钟电路设计采用GAL系列芯片来分别实现时、分、秒的24进制和60进制的循环电路，并支持手动清零和校正的功能。
关键词数字电子钟；计数器；GAL；4040芯片；M74LS125AP三态门1设计任务及其工作原理1.1设计任务设计一台能显示时，分，秒的数字电子钟。
技术要求:(1)秒、分为00～59六十进制计数器。
(2)时为00～23二十四进制计数器。
(3)可手动校正：能分别进行秒、分、时的校正。
只要将开关置于手动位置，可分别对秒、分、时进行手动脉冲输入调整或连续脉冲输入校正。
并且可以手动按下脉冲进行清零。
1.2工作原理本数字电子钟的设计是根据时、分、秒各个部分的的功能的不同，分别用GAL16V8D设计成六十进制计数器和用GAL22V10。
秒的个位，设计成十进制计数器，十位设计成六进制进制计数器（计数从00到59时清零并向前进位）。
分部分的设计与秒部分的设计完全相同；时的个位，设计成二进制计数器，十位设计为四进制计数器，当时钟计数到23时59分59秒时，使计数器的小时部分清零，进而实现整体循环计时的功能。
2电路的组成2.1 计数器部分：利用GAL16V8D和GAL22V10芯片分别组成二十四进制计数器和六十进制计数器，它们采用同步连接，利用外接标准脉冲信号进行计数。
2.2 显示部分：将三片GAL芯片对应的引脚分别接到实验箱上的七段共阴数码显示管上，根据脉冲的个数显示时间。
3.3 分频器：由于实验箱上提供的时钟脉冲的时间间隔太小，所以使用GAL16V8D和GAL16V8D、4040芯片和M74LS125AP三态门芯片设计一个分频器，使连续输出脉冲信号时间间隔为0.5s3设计步骤及方法3.1 分和秒部分的设计：分和秒部分的设计是采用GAL16V8D芯片来设计的60进制计数器，具体设计如图1示：图1 分和秒部分设计图秒部分的设计是秒的个位部分为逢十进一，十位部分为逢六进一，从而共同完成从00-59的六十进制计数器。
当计数到59时清零并重新开始计数。
3.2 小时的设计：具体设计如图2示：图2 小时部分设计图小时部分的设计是二十四进制的计数器，由00到23的二十四进制循环计数。
3.3 分频器的设计分频器的设计原理是通过计数器把时钟源脉冲的频率降低。
因T = 1/f,f=0.1M要使T=0.5s,则有f = 2所以0.1M / X = 2，得X=50000所以得做一个模为50000的计数器，这里用GAL16V8D、4040和M74LS125AP三态门来构建。
图3 分频器设计图6电路总体说明：正常显示：首先手动按下脉冲，进行手动清零。
然后在外接分频器的作用下,将开关1打开，秒加法计数器开始记数，通过七段数码显示管显示秒的数字。
当经过60个脉冲信号后，秒计数器完成一次循环。
当秒计数器的由59变为00时，co由低电平跳到高电平，致使分加法计数器的cen使能端有效，分加法计数器加一，完成秒向分的进位。
分进时和秒进分的原理一样。
手动清零：按下脉冲。
手动校正：原理如下表：cen adj 状态1 X 计数0 0 保持0 1 校正（不进位）电路图总体设计如图3所示：7设计所用器材1、六十进制计数器 GAL16V8D、GAL22V10 3片2、分频器 GAL16V8D、4040 2片3、三态门 M74LS125AP 1片8小结通过这一周的设计学习，我感觉有很大的收获：首先，通过这次课程设计使自己对课本上的知识可以应用于实际，使理论与实际相结合，加深自己对课本知识的更好理解，同时也段练了我个人的动手能力,充分利用图书馆网络去查阅资料，增加了许多课本以外的知识。
更加了解了时序逻辑电路的设计步骤及方法，对时序逻辑电路的触发方式的理解更加深刻即同步连接方式和异步连接方式的了解。
掌握了abel-hdl语言以及ispEXPERT的使用以及对GAL系列芯片的设计方法有进一步的了解，和4040、M74LS125AP 三态门芯片引脚结构和功能的理解及运用。
其次就是考虑问题要周全，即使是一开始认为对的东西，也要用怀疑的心态来看待它，这样才能发现问题，从而解决问题。
在这个过程中，锻炼了我的细心和耐性。
通过本次实验充分体现了我们的团结，细心和耐性。
在课程设计过程中得到了麦山老师的精心指导,解决了课程设计中的很多疑难,再次对老师表示衷心的感谢!三态门，是在一般的逻辑门输出除有高、低电平两种状态外，还有第三种状态——高阻状态的门电路。
在高阻态时，输入输出相互隔断，输出端处于悬空状态（高阻态），这里输出端电位取决于各它相连接的外电路。
三态门都有一个EN控制使能端，来控制门电路的通断。
因此利用三态门可心方便地将输出端连接到总线。
如果你的多个设备端口要挂在一个总线上, 必须通过三态缓冲器。
因为在一个总线上同时只能有一个端口作输出, 这时其他端口必须在高阻态, 同时可以输入这个输出端口的数据. 所以你还需要有总线控制管理, 访问到哪个端口, 那个端口的三态缓冲器才可以转入输出状态. 这是典型的三态门应用, 如果在线上没有两个以上的输出设备, 当然用不到三态门, 而线或逻辑又另当别论了秒计数器的代码：MODULE SECTITLE 'SEC'declarationsclock PIN 1;cen PIN 2;adj PIN 3; //校正CE PIN 4;co PIN 19 istype 'reg'; //进位 q6..q4 PIN 18..16 istype 'reg'; q3..q0 PIN 15..12 istype 'reg'; D1=[q6..q4];D0=[q3..q0];equationsD1.clk=clock;D0.clk=clock;WHEN CE THEN{D1:=0;D0:=0;}ELSE{WHEN !cen THEN{when !adj then{D1:=D1; D0:=D0; }else{WHEN (D0==9) THEN {D0:=0;WHEN (D1==5) THEN {D1:=0;} ELSE D1:=D1+1;}ELSE{D0:=D0+1; D1:=D1;}}}ELSE{WHEN (D0==8)&(D1==5) THEN{co:=1;}WHEN (D0==9) THEN{D0:=0;WHEN (D1==5) THEN {D1:=0;} ELSE D1:=D1+1;}ELSE{ D0:=D0+1; D1:=D1; }}}END分计数器的代码：MODULE minTITLE 'min'declarationsclock PIN 1;cen PIN 2;adj PIN 3;q6..q4 PIN 18..16 istype 'reg';q3..q0 PIN 15..12 istype 'reg'; co PIN 19 istype 'reg';D1=[q6..q4];D0=[q3..q0];equationsD1.clk=clock;D0.clk=clock;WHEN !cen THEN{when !adj then{D1:=D1; D0:=D0;}else{WHEN (D0==9) THEN{D0:=0;WHEN (D1==5) THEN {co:=0;D1:=0;}ELSE D1:=D1+1;}ELSE{D0:=D0+1;D1:=D1;}}}ELSEwhen(adj # !adj)then{WHEN (D0==9) THEN{D0:=0;WHEN (D1==5) THEN {D1:=0;co:=1;}ELSE D1:=D1+1;}ELSE{ D0:=D0+1; D1:=D1; } }END时计数器的代码：MODULE houTITLE 'hou'declarationsclock PIN 1;cen PIN 2;adj PIN 3;q6..q4 PIN 22..20 istype 'reg'; q3..q0 PIN 19..16 istype 'reg'; D1=[q6..q4];D0=[q3..q0];equationsD1.clk=clock;D0.clk=clock;WHEN !cen THEN{when !adj then{D1:=D1; D0:=D0;}else{when(D1==2)&(D0==3) then {D1:=0;D0:=0;}else{when(D0==9) then{D0:=0;D1:=D1+1;}}}}ELSE{WHEN (adj # !adj) then{WHEN (D1==2)&(D0==3) THEN {D1:=0;D0:=0;}ELSE{WHEN (D0==9) THEN{D0:=0;D1:=D1+1;}ELSE{D0:=D0+1;D1:=D1;}}} }END分频器代码：MODULE Cnt_98TITLE 'mode 98 binary counter'DECLARATIONSclock PIN 1;cen PIN 2;co PIN 19;q6..q0 PIN 18..12 ISTYPE 'REG'; D=[q6..q0];EQUATIONSD.clk=clock;WHEN cen&(D==97) THEN D:=0;ELSE D:=D+1;co=cen&(D==97);END。