基于FPGA开发板的数字钟设计初探

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基于FPGA数字钟设计调研报告

大连科技学院毕业设计(论文)调研报告学生姓名杨旸专业班级通信12级2班指导教师鞠艳杰职称讲师所在单位大连科技学院教研室主任石桂明完成日期2016年3月25日调研报告众所周知，在当今社会，信息化电子设备已经被社会广泛使用，并且在发展过程中，产品的性能越来越强，复杂程度也有着极大的提高，而且更新频率也越来越快。

在生产中，支持着当代电子产品高速发展的基本基础就是制造技术和电子设备的开发技术。

二开发技术的代表就是电子设计自动化（electronic design automatic,EDA）技术。

EDA技术采用的是Verilog语言，这种语言诞生于1982年。

在1987年年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。

这种语言具有着极强的描述能力，它能够对系统进行级、寄存器传输级和逻辑门级这三种层次的设计。

ASIC 是一种带有逻辑处理的加速处理器的系统集成电路；而FPGA是一种特殊的ASIC 芯片，它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

它具有着制造成本低，质量可靠并可以在线检测的优点。

一、课题来源及其发展状况⒈FPGA概述FPGA是FPGA是英文Field－Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。

它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。

以硬件描述语言（Verilog或VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC设计验证的技术主流。

基于FPGA的数字钟设计

基于FPGA的数字钟设计摘要:现实生活中经常会出现需要用时间测定参数数值的情况，服务日常生活和生产。

基于FPGA设计数字电路产品已经成为当前的重要设计方法。

本文设计选用了Quartus软件环境，运用描述逻辑Verilog HDL，由上至下的模式，基于FPGA完成了数字时钟的设计方案。

本次设计成果采用按键对闹钟的起止点进行控制，能够显示时，分，秒等并且能够实现整点报时。

其中的FPGA技术就是本次试验的亮点之一，其设计易于学习，各个模块分工清晰，在模拟软件上很容易运行，还能够适配于许多种环境，因此总体的系统性能指标还是相当有保证的。

关键词:数字钟；FPGA；Verilog HDL；Quartus1.1 课题研究背景在现代社会，数据集成电路已广泛运用于日常日常生活的各行各业。

数据集成电路也在不停拆换。

从起初的整流管、电子管、大中小型集成电路发展趋势为具备特大型集成电路和独特作用的各类专用型集成电路。

可是，因为微电子技术科技进步的迅猛发展，集成电路设计方案和生产制造工作中再也不会由半导体生产商独立担负。

系统软件室内设计师更喜欢立即设计方案专用型集成电路(ASIC)处理芯片，并马上资金投入具体运用，因而发生了当场可编程逻辑机器设备(FPLD)，在其中应用最普遍的是当场可编门阵列(FPGA)。

数字钟是一种选用数字电路设计技术性完成时、分、秒计时的装置，在完成数据与此同时表明时、分、秒的准确时间和精确校正时，体积小、重量轻、抗干扰能力强、对自然环境需要高、高精密、易于开发设计等与在办公系统系统软件等众多行业运用非常普遍的传统式表壳式机械手表对比，数字表更精确、形象化，因为沒有机械设备装置，使用期限长。

1.2 国内外研究现状近些年来已经有许多技术人员针对电子器件以及时钟等技术进行了研究，但真正意义上的数字钟表起源于50年代或60年代。

伴随着在我国数字钟表电源电路销售市场的迅速发展趋势，尤其是十二五阶段经济发展方法这一领土主权主旋律早已明确，与之有关的关键生产制造技术运用和产品研发将变成领域公司关心的焦点。

毕业设计论文：基于FPGA的数字时钟设计

第四章按照设计思路，在联机调试过程中，对时钟系统的不足和缺点进行分析，将调试过程作重点的记录。
第五章对全文的总结，对本系统功能实现以及制作过程中需要注意的方面，及整个系统软件编写中所吸取的经验教训进行论述，同时，也对整个研究应用进行展望。
第二章
2.1
运行环境设计采用quartus II软件实现，因此针对软件需要用到的一些功能在这里进行描述.
第三次革命就是单片机数码计时技术的应用使计时产品的走时日差从分级缩小到1600万秒从原有传统指针计时的方式发展为人们日常更为熟悉的夜光数字显示方式直观明了并增加了全自动日期星期的显示功能它更符合消费者的生活需求
基于FPGA的数字时钟设计
第一章
1.1.
在这个时间就是金钱的年代里，数字电子钟已成为人们生活中的必需品。目前应用的数字钟不仅可以实现对年、月、日、时、分、秒的数字显示，还能实现对电子钟所在地点的温度显示和智能闹钟功能，广泛应用于车站、医院、机场、码头、厕所等公共场所的时间显示。
在行为级描述中，Verilog HDL不仅能够在RTL级上进行设计描述，而且能够在体系结构级描述及其算法级行为上进行设计描述。
能够使用门和模块实例化语句在结构级进行结构描述。
如图显示了Verilog HDL的混合方式建模能力，即在一个设计中每个模块均可以在不同设计层次上建模。
Verilog HDL还具有内置逻辑函数，例如&（按位与）和|（按位或）。
设计能够在多个层次上加以描述，从开关级、门级、寄存器传送级（RTL）到算法级，包括进程和队列级。
能够使用内置开关级原语在开关级对设计完整建模。
同一语言可用于生成模拟激励和指定测试的验证约束条件，例如输入值的指定。
Verilog HDL能够监控模拟验证的执行，即模拟验证执行过程中设计的值能够被监控和显示。这些值也能够用于与期望值比较，在不匹配的情况下，打印报告消息。

基于FPGA的数字时钟设计开题报告

开题报告毕业设计题目：基于FPGA的数字钟系统设计基于FPGA的数字钟系统设计开题报告1选题目的意义和可行性在这个时间就是金钱的年代里，数字电子钟已成为人们生活中的必需品。

目前应用的数字钟不仅可以实现对年、月、日、时、分、秒的数字显示，还能实现对电子钟所在地点的温度显示和智能闹钟功能，广泛应用于车站、医院、机场、码头、厕所等公共场所的时间显示。

随着现场可编程门阵列( field program-mable gate array ，FPGA) 的出现，电子系统向集成化、大规模和高速度等方向发展的趋势更加明显[1]，作为可编程的集成度较高的ASIC，可在芯片级实现任意数字逻辑电路，从而可以简化硬件电路，提高系统工作速度，缩短产品研发周期。

故利用FPGA这一新的技术手段来研究电子钟有重要的现实意义。

设计采用FPGA现场可编程技术，运用自顶向下的设计思想设计电子钟。

避免了硬件电路的焊接与调试，而且由于FPGA的I /O端口丰富，内部逻辑可随意更改，使得数字电子钟的实现较为方便。

本课题使用Cyclone EP1C6Q240的FPGA器件，完成实现一个可以计时的数字时钟。

该系统具有显示时、分、秒，智能闹钟，按键实现校准时钟，整点报时等功能。

满足人们得到精确时间以及时间提醒的需求，方便人们生活[2-3]。

2 研究的基本内容与拟解决的主要问题2.1研究的基本内容数字时钟是采用电子电路实现对时间进行数字显示的计时装置，由于数字集成电路的发展和石英晶体振荡器的广泛应用，使得数字钟的精度不断提高。

数字时钟系统的实现有很多，可以利用VerilogDHL语言在Quartus II里实现时、分、秒计数的功能。

在芯片内部存储器设24个字节分别存放时钟的时、分、秒信息。

数字时钟首先是秒位（共8位）上按照系统时钟CLK进行计数，存储器内相应的秒值加1；若秒位的值达到60（110000），则将其清零，并将相应的分位（共8位）的值加1；若分值达到60（110000），则清零分位，并将时位（共8位）的值加1；若计数满24（100100）后整个系统从0开始重新进行计数。

fpga数字钟实验流程

fpga数字钟实验流程FPGA（可编程逻辑门阵列）数字钟是一种基于可编程逻辑器件的数字时钟实验，通过编程和硬件设计的方式，实现数字时钟的功能。

本文将详细介绍FPGA数字钟实验的流程。

第一部分：实验准备1.硬件准备：需要准备一块FPGA开发板、显示器、键盘等硬件设备，以及一些连接线。

2.软件准备：需要安装好FPGA开发软件，例如Xilinx ISE，以及相应的驱动程序。

第二部分：FPGA数字钟的原理和设计1.了解数字时钟的结构和工作原理，数字时钟一般由时钟控制模块、时钟显示模块和按键控制模块组成。

2.设计时钟控制模块，该模块用来控制时钟的频率和计时功能。

3.设计时钟显示模块，该模块用来将时钟的计时结果以数字的形式显示在显示器上。

4.设计按键控制模块，该模块用来实现时钟的设置功能，包括设置时间和闹钟等。

第三部分：FPGA数字钟的硬件连接1.将FPGA开发板和显示器通过连接线连接起来，确保能够正常显示。

2.将FPGA开发板和键盘通过连接线连接起来，确保能够正常接收按键信号。

第四部分：FPGA数字钟的编程实现1.打开FPGA开发软件，创建一个新工程，并选择合适的FPGA芯片型号。

2.导入所需的模块和外设驱动程序，并将其进行连接。

3.配置FPGA芯片的引脚分配，将各个模块和硬件设备连接起来。

4.编写FPGA数字钟的软件代码，包括时钟控制模块、时钟显示模块和按键控制模块的代码。

5.进行编译和综合，生成对应的比特流文件。

6.将比特流文件下载到FPGA芯片中，实现数字时钟的功能。

第五部分：实验调试和功能测试1.将FPGA开发板连接到电源上，确保供电正常。

2.通过按键进行时间设置，并观察显示器上的时钟显示是否正确。

3.调整时钟频率，观察显示器上的时钟走动是否正常。

4.测试其他功能，例如闹钟功能、定时功能等。

第六部分：实验总结与展望1.对实验结果进行总结，分析实验中遇到的问题和解决方法。

2.展望数字时钟的进一步应用，例如可以加入温湿度传感器，实现天气预报功能等。

基于FPGA的数字时钟设计

基于FPGA的数字时钟设计一、实验设计目的：1、进一步熟悉QuartusⅡ的软件使用方法；2、熟悉可编程逻辑器件的开发流程及硬件测试方法；3、熟悉基于FPGA的综合数字系统设计方法；二、设计任务及要求：设计一台可以显示时、分、秒的数字钟。

如图：图1 数字钟系统要求：1、能直接显示小时、分、秒，其中小时为以二十四为计数周期；2、当电路发生走时错误时，要求电路有校时功能，可以对时、分单独校正；3、具有闹钟功能，即输入想要定时的时间，当时钟到达该时间时报警，系统可由灯亮代表报警信号。

4、能显示年月日，使其具有日历功能，并能完成对三种日期状态的校正。

三、设计思路：在24进制程序的基础上设计时钟功能，并加入校正模块以实现对时钟的校正。

在实现时钟功能后添加闹钟模块，并用高位信号表示报时信号。

根据时钟设计方法设计日历功能，同样也加入校正模块。

并且根据日期的进位特点（3月31日，4月30日）完善对日历功能的设计。

四、设计原理：1、根据24进制与60进制的进位信号，完成分钟位，小时位的显示，使其构成基本时钟功能。

2、根据24小时的进位信号count,进行年月日功能的实现。

设置K2与K1为日历与时钟的切换键。

3、在时钟电平作用下，设计两个高低电位JZ1与JZ2电平与K2与K1信号同时控制小时位、分钟的校正。

4、用时钟电平clk2作为闹钟的进位信号，设置K2与K1为闹钟和时钟的切换键。

设置MZ1与MZ2控制闹钟的分钟位与小时位，进行闹钟的设定。

5、在K2、K1与使能信号控制下，设置JZ1与JZ2进行对日历的日与月的校正；JZ1与JZ2进行对年份的个位与十位的校正。

6、最终用K1、K2的四种模式控制显示闹钟、时钟与日历的切换显示模块。

五、设计过程：当时间为23：59：59则进位端count为1，此时判别月份与日期，进行相应的日进位与月进位。

模块2：校准与闹钟设置该程序段为分与时校正，当K1=K2=0时，JZ1为1时，进行分校准；JZ2为1时，进行时校准。

基于FPGA的数字时钟设计

第28卷　第5期核电子学与探测技术V ol .28　N o .5 2008年　9月Nuclear Electronics &Detection Technolo gySep .　2008 基于FPGA 的数字时钟设计宋克柱(中国科学技术大学近代物理系快电子学实验室,合肥　230026) 摘要:本文介绍一种基于F PG A 的数字时钟设计方法:DCM (数字时钟管理器)。

DCM 使用完全数字反馈系统确保多个时钟同步,使用完全数字延迟线技术可以精确控制时钟的频率和相位。

用户可以编程控制时钟任意倍频和分频及任意相位移动,使用非常方便可靠。

文章还给出应用设计原理图及逻辑仿真波形图。

关键词:时钟、锁相环、频率合成、相位移动、DCM中图分类号:　T N786 文献标识码:　A 文章编号:　0258-0934(2008)05-0982-05收稿日期:2006-12-27作者简介:宋克柱,男,1966年9月生,籍贯安徽和县,副教授,博士。

主要从事高速数据采集和信号处理、高速通讯等领域的研究工作。

已发表论文20多篇。

在较复杂应用电子系统中,经常会在一个系统或一块电路板中用到多种频率、不同相位或固定相位差的高速多相时钟,例如,高精度TDC (时间数字转换)系统。

传统的设计方法是采用锁相环分立器件来产生高速时钟,采用延迟线或分立器件产生时钟延时。

这些方法的缺点是精度不高、使用不方便,尤其高速时钟在PCB 板布线会产生较大的畸变。

随着大规模可编程逻辑器件FPGA 或CPLD 技术的发展,世界上几大可编程逻辑器件厂家都推出了新型的可编程逻辑器件,可以将锁相环或其它数字时钟逻辑核(logic core )集成在FPGA 里。

例如,Xilinx 公司的VirtexII 系列FPGA 的DCM (Digital Clo ck M anage r ),Altera 公司的A -pex20KE 系列的PLL (Phase Locked Loo p )。

基于FPGA的数字电子钟的设计与实现

基于FPGA的数字电⼦钟的设计与实现背景：本实验所有结果基于Quartus II 13.1 (64-bit)实现，实验过程采⽤⾃下⽽上⽬录⼀、基本功能设计与思路基本功能：能实现秒、分钟、⼩时的计数，计数结果清晰稳定的显⽰在 6 位数码管上。

1、动态显⽰模块该模块主要功能是通过数码管的动态扫描实现 6 位数码管显⽰计数结果，本模块由扫描模块scan_cnt6，位选控制模块 dig_select，数据选择控制模块 seg_select 以及译码模块 decoder 构成扫描模块 scan_cnt6模块功能：产⽣位选控制端dig_select 和数据选择端 code_select 模块所需要的地址信息，扫描时钟决定位选信号和数据切换的速度。

设计思路：利⽤74390芯⽚（P160 TTL 双⼗进制异步计数器）构建⼀个模六计数器，就是6进制计数器，利⽤计数到6（110）时，“q2”和“q1”为⾼电平，产⽣⼀个复位信号，加到74390的⾼电平有效的异步清0端“1CLR”上，使计数器回0，从⽽实现模六计数。

设计结果：cnt6模块设计图波形仿真：（默认为时序仿真）cnt6模块波形仿真图位选模块 dig_select模块功能：在地址端的控制下，产⽣位选信号。

设计思路：利⽤74138芯⽚（3线-8线译码器），当选通端输⼊端G1为⾼电平，选通端输⼊端G2AN和G2BN为低电平时，将扫描信号cnt6的输出作为输⼊信号，dig[5..0]是译码输出，输出低电平有效。

设计结果：dig_select模块设计图波形仿真：dig_select模块波形仿真图数据选择模块 seg_select模块功能：输⼊ 6 组数据，每组数据 4bit，本模块完成在地址端的控制下从6 组数据当中选择 1 组输出。

设计思路：利⽤74151芯⽚（P91 8选1数据选择器），在控制输⼊端GN为低电平时，将扫描信号的选择下，分别选中D[5..0]对应的输⼊信号输出为Y。

基于FPGA的数字时钟的设计1.(精选)

基于FPGA的数字时钟的设计课题：基于FPGA的数字时钟的设计学院：电气信息工程学院专业：测量控制与仪器班级： 08测控（2）班**：***学号： ********合作者姓名：颜志林2010 年12 月12 日综述近年来随着数字技术的迅速发展，各种中、大规模集成电路在数字系统、控制系统、信号处理等方面都得到了广泛的应用。

这就迫切要求理工科大学生熟悉和掌握常用中、大规模集成电路功能及其在实际中的应用方法，除通过实验教学培养数字电路的基本实验方法、分析问题和故障检查方法以及双踪示波器等常用仪器使用方法等基本电路的基本实验技能外，还必须培养大学生工程设计和组织实验能力。

本次课程设计的目的在于培养学生对基本电路的应用和掌握，使学生在实验原理的指导下，初步具备基本电路的分析和设计能力，并掌握其应用方法；自行拟定实验步骤，检查和排除故障、分析和处理实验结果及撰写实验报告的能力。

综合实验的设计目的是培养学生初步掌握小型数字系统的设计能力，包括选择设计方案，进行电路设计、安装、调试等环节，运用所学知识进行工程设计、提高实验技能的实践。

数字电子钟是一种计时装置，它具有时、分、秒计时功能和显示时间功能；具有整点报时功能。

本次设计我查阅了大量的文献资料，学到了很多关于数字电路方面的知识，并且更加巩固和掌握了课堂上所学的课本知识，使自己对数字电子技术有了更进一步的认识和了解。

1、课题要求1.1课程设计的性质与任务本课程是电子与信息类专业的专业的专业基础必修课——“数字电路”的配套实验课程。

目的在于培养学生的理论联系实际，分析和解决问题的能力。

通过本课程设计，使学生在理论设计、计算机仿真、指标调测、故障排除等方面得到进一步的训练，加强学生的实践能力。

学生通过设计、仿真、调试、撰写设计报告等过程，培养学生的动手能力和严谨的工作作风。

1.2课程设计的基本技术要求1）根据课题要求，复习巩固数字电路有关专业基础知识；2）掌握数字电路的设计方法，特别是熟悉模块化的设计思想；3) 掌握QUARTUS-2软件的使用方法;4) 熟练掌握EDA工具的使用，特别是原理图输入，波形仿真，能对仿真波形进行分析；5) 具备EDA技术基础，能够熟练使用VHDL语言进行编程，掌握层次化设计方法;6) 掌握多功能数字钟的工作原理，学会不同进制计数器及时钟控制电路的设计方法;7) 能根据设计要求对设计电路进行仿真和测试;8) 掌握将所设计软件下载到FPGA芯片的下载步骤等等。

(完整版)基于FPGA的数字电子钟系统设计毕业论文

基于FPGA的数字电子钟系统设计摘要随着电子技术的飞速发展，现代电子产品渗透到了社会的各个领域，并有力地推动着社会生产力的发展和社会信息化程度的提高。

在现代电子技术中，可编程器无疑是扮演着重要角色。

现场可编程门阵列(FPGA)是近年来迅速发展起来的新型可编程器，其灵活的可编程逻辑可以方便的实现高速数字信号处理。

它突破了并行处理、流水级数的限制，具有反复的可编程能力，从而有效的地利用了片上资源，加上高效的硬件描述语言(VHDL)，从而为数字系统设计提供了极大的方便。

本文较系统地介绍了FPGA的基本结构、基本原理、功能特点及其应用；阐述了数字系统设计的基本思想及设计流程，同时，也概述了FPGA在数字系统设计中的作用，基于FPGA的数字系统设计方法和流程；简要介绍了VHDL语言的发展历程，VHDL语言的功能特点等。

本文的主要内容是根据上述原理和方法设计一个电子钟系统，目的在于通过该系统的功能，体现出FPGA在数据处理中的应用。

该电子钟系统功能齐全，设计思路清晰。

系统程序基于VHDL语言，采用模块化设计方法。

系统设计包含8个子程序模块：分频组件、六十进制计数器组件、二十四进制计数器组件、闹钟设定组件、校时组件、i60BCD组件、i24BCD组件、以及二进制转换成七段码组件。

每个子程序均经过EDA 工具仿真，并附有仿真图，最后将各模块组装为一个整体——电子钟。

-关键词电子设计自动化；现场可编程门阵列；硬件描述语言；电子钟-Digital Electronic Clock DesignBased on Technology of FPGAAbstractWith the rapid development of electronic technology, modern electronic products , also increased. In modern electronic technology, the programmable logic devices play a key role.Field programmable gate arrays (FPGA), a new type of programmable device, is developing rapidly recent years.It introduced the concept of flexible programmable logic, which can realize -chip resources, coupled with efficient language VHDL, so as to design digital systems conveniently. This article introduces a system of the basic structure of the FPGA, the basic principle of features and applications; expounded on the basic design of digital systems thinking and design process, at the same time, also outlined the FPGA in the design of digital systems, FPGA-based digital system design methods and processes; gave a briefing on the development of VHDL language, VHDL language and other features.The main work is based on the principles and methods, design an electronic clock system to the adoption of the system, embodied in the FPGA data processing of applications. The electronic clock system is fully functional, designed clear ideas. Based on VHDL system procedures, The system is modular in design methods. It includes 8 sub-system design process modules：frequency division system, 60 M counter system,24 M-counter system,Alarm clock settings system, timing system, i60BCD system, i24BCD system, and convert binary into Seven-Segment code system. each subroutine simulated by EDA tools, with a simulation map. The modules will be the final assembly as a whole - the electronic clock.Key words EDA;FPGA; VHDL; Electronic clock-目录摘要 (I)Abstract (II)第1章绪论 (1)1.1课题背景和意义 (1)1.2可编程器件的发展历程 (1)1.2.1早期的可编程器件——PLD (2)1.2.2高级可编程器件FPGACPLD (3)1.3国内外研究现状 (4)1.4本文主要内容 (5)第2章FPGA基本结构及数字系统设计原理 (6)2.1 FPGA的基本结构及工作原理 (6)2.1.1基于查找表结构的FPGA (8)2.1.2查找表结构的FPGA逻辑实现原理 (8)2.1.3 FPGA的工作原理 (9)2.2数字系统设计概述 (9)2.2.1数字系统的组成 (10)2.2.2数字系统设计方法 (10)2.2.3数字系统设计的一般过程 (11)2.3本章小结 (12)-第3章数字电子钟功能模块设计 (13)3.1数字系统设计中的FPGA (13)3.1.1 FPGA在数字系统设计中的作用 (13)3.1.2基于FPGA的应用系统设计 (13)3.2数字系统设计的重要工具——VHDL (16)3.2.1 VHDL语言的特点 (16)3.2.2基于VHDL的系统设计流程 (17)3.3电子钟主要功能模块设计 (18)3.3.1分频模块 (18)3.3.2六十进制计数器模块 (19)3.3.3二十四进制计数器模块 (20)3.3.4校时模块 (22)3.3.5 BCD七段显示译码器 (23)3.4本章小结 (23)第4章电子钟模拟仿真及其分析 (24)4.1系统设计的总体思路 (24)4.2各功能模块仿真分析 (25)4.2.1 分频组件 (25)4.2.2 六十进制计数器组件 (25)4.2.3 二十四进制计数器组件 (26)4.2.4 闹钟设定组件 (26)4.2.5 校时组件 (27)4.2.6 i60BCD组件 (28)4.2.7 i24BCD组件 (29)4.2.8 二进制转换成七段码组件 (30)4.3数字电子钟功能仿真图 (30)4.4采用FPGA设计优势分析 (33)4.5本章小结 (34)结论 (35)致谢 (36)参考文献 (37)附录A (38)附录B (43)附录C (47)附录D (48)第1章绪论1.1课题背景和意义20世纪70年代，随着中小规模集成电路的开发应用，传统的手工制图设计印刷电路板和集成电路的方法已无法满足设计的精度和效率的要求。

基于FPGA：电子钟的设计报告

电子钟的设计报告姓名：< >组别：< >专业班级：< >目录目录 (1)一、数字钟的设计要求 (2)二、顶层设计 (2)三、模块 (3)1.顶层模块 (3)2.分频器模块 (4)3.按键消抖模块 (4)4.计时模块 (5)5.显示模块 (6)6.报时和闹钟模块 (6)四、系统调试及运行结果分析 (7)1、硬件调试 (7)2、软件调试 (8)3、调试过程及结果 (8)（1）显示模块调试 (8)（2）时间系统模块调试 (9)五、总结 (9)一、数字钟的设计要求设计一个具有时、分、秒计时第二电子钟电路，按24小时制记时。

要求：1、准确计时，以数字形式显示时、分、秒的时间；2、具有分、时校正功能，校正输入脉冲频率为1Hz;3、具有仿广播电台整点报时的功能，即每逢59分51秒、53秒、55秒及57秒时，发出4声500Hz低音，在59分59秒时发出一声1kHz高音，它们的持续时间均为1秒。

最后一声高音结束的时刻恰好为正点时刻。

4、具有定时闹钟功能，且最长闹铃时间为一分钟。

要求可以任意设置闹钟的时、分；闹铃信号为500Hz和1kHz的方波信号，两种频率的信号交替输出，且均持续1S。

设置一个停止闹铃控制键，可以停止输出闹铃信号。

二、顶层设计采用自顶向下的设计方法，首先根据数字时钟的功能要求进行顶层设计和分析，用FPGA实现系统的计时、显示驱动、按键输入处理、仿广播电台整点报时的功能。

根据实训平台的硬件资源情况，输入信号包括时钟输入和按键输入，其中系统时钟由实训平台核心板50MHz晶振提供，拨码开关作为校时、闹钟时间设置和复位的信号输入，输出信号包括峰鸣器控制输出、8位动态数码管位选和段选控制输出。

数字电字时钟系统主要有分频器模块、按键消抖模块、计时模块、整点报时和闹铃模块和显示驱动模块构成。

三、模块1.顶层模块如下图所示。

2.分频器模块分频器模块的主要功能是为其他模块提供时钟信号。

基于FPGA的数字时钟设计

基于FPGA的数字时钟设计数字时钟是现代生活中必不可少的时间展示设备，广泛应用于各种场所，如家庭、办公室、学校等。

随着科技的不断发展，数字时钟的功能也得到不断升级，为人们日常生活提供了更多的便利和体验。

本文将介绍基于FPGA的数字时钟设计方案。

FPGA（Field Programmable Gate Array）是可编程门阵列的缩写，是一种现场可编程逻辑器件。

FPGA具有可编程性强、功能强大、极低的延迟等特点，被广泛应用于数字系统设计中。

本文中使用FPGA来实现数字时钟设计方案。

数字时钟的核心是计时电路，计时电路可以通过FPGA实现，使用FPGA来实现数字时钟的主要优点是可编程性强，能够满足不同需求的设计。

一、数字时钟的设计思路1、时钟信号的产生数字时钟的起点是时钟信号的产生，时钟信号的产生一般需要使用晶振。

晶振可以在一定频率范围内提供稳定的时钟信号。

FPGA可以通过将晶振与逻辑电路相连接，从而得到稳定的时钟信号。

2、计时电路的设计在数字时钟中，需要实现时、分、秒的计时功能。

这可以采用三个计时器来实现。

计时器可以使用FPGA内置的计数器实现，也可以通过逻辑电路实现。

计时器根据时钟信号的变化而变化，通过累计时钟信号的脉冲数计算出时、分、秒。

3、数码管的控制数字时钟的时间要通过数码管进行显示，数码管需要接受来自FPGA的控制信号才能正常显示数字。

通常采用多路复用器的方式来控制数码管的显示。

这里可以使用FPGA内置的多路复用器实现，FPGA输出控制信号，控制多路复用器选择哪个数码管进行显示。

数字时钟的硬件设计主要包括以下部分：时钟信号发生电路包含晶振以及晶振产生的时钟信号经过变压器传送到电路板上。

在电路板上，时钟信号经过电路处理，产生一定的电平和频率，供后续计时模块使用。

2、计时模块计时模块包括三个计时器，分别用于计算时、分、秒。

计时器通过累加时钟信号的脉冲数计算时间。

计时模块的输出需要送到数码管的控制模块进行显示。

基于FPGA的数字钟设计

电子课程设计实验报告本报告共有两个项目——数字钟和音乐计算器，每个项目由三部分组成，第一部分为工程顶层图，第二部分为模块划分及功能，第三部分为实验中遇到的问题及解决方法，最后是对课程的一点建议。

项目一：数字钟一．顶层图二．模块划分及功能数字钟主要有分频，输入，计时，闹钟，数据选择，音乐，显示七大模块，其中各模块的功能介绍如下：1.分频模块(fenpin)：功能是产生用于计时，扫描输入，扫描显示，以及播放音乐所需的各个频率的信号。

2.输入模块(input)：功能是识别键盘的输入，具体来说，主要是判断是否有键按下，并且确定按下的是哪个键，并给出相应的操作信号。

3.计时模块(minute,hour)：分为分计时(minute)和小时计时(hour)两个小模块，分别完成分位与小时为的计时与时间设置功能，正常计时是每次清零后从00:00开始计时，若预置时间，则从预置数开始计。

4.闹钟模块(alart)：功能是设置闹钟和整点报时，当切换至闹钟设置时，可以输入时间，并将其记录下来，当时钟时间与闹钟预设时间相同时，给出一个脉冲信号，另一功能是当时钟为整点时给出一个脉冲信号。

5.数据选择(sel)：功能是设置时间时将键盘输入的数据传给计时和显示模块，当设置闹钟时将键盘输入的数据传给闹钟和显示模块。

6.音乐(music)：功能是当闹钟部分给出给出响铃信号（闹钟和整点）时响起两端不同的音乐。

7.扫描显示(display)：功能是在数码管上分别显示时间的四位数值，并且当时间设置至某一位时点亮相应的小数点。

三．问题及解决方法1.语法错误因为第一个项目是数字钟，刚接触时对VHDL语言还不是非常熟悉，因此常常会犯忘掉分号或是END IF 之类的错误，这类问题根据编译时的提示都能解决。

2.键盘的稳定性问题最初设计的键盘扫描方式是一直扫描，当有按键按下时也不断给出该键的位置并执行相应的操作，但是在上板后发现键盘不稳定，具体表现是当按下某个键时两次扫描给出的位置可能有偏差，例如按着2键，可能在中间某一次会显示成3，最后解决的方法是当检测到如果有按键按下时边将扫描列的高电平锁定在该列，例如检测到有按键1时，便将列输出锁定为“1000”，直到按键松开时再从下一列重新开始扫描，这样键盘就稳定了很多。

基于FPGA的数字钟设计-华中科技大学电子线路实验报告

基于FPGA的数字钟设计Your Name一、实验目的1.了解数字钟的功能要求及设计方法；2.了解CPLD/FPGA的一般结构及开发步骤；3.熟悉用FPGA器件取代传统的中规模集成器件实现数字电路与系统的方法。

二、实验要求1.以数字形式显示时、分、秒的时间；2.小时计数器为同步24进制；3.要求手动校时、校分；4.任意闹钟；5.小时为12/24进制可切换；6.报正点数（几点响几声）。

三、实验内容1.系统模块框图2.时间校准模块时间校准模块可由两位控制信号控制当前校准状态。

3.时分秒计数模块时分秒计数模块由60进制秒计数器、60进制分计数器和24进制时计数器组成。

时分秒的计数器具有复位和计数功能。

其中CR为复位信号，当CR为0时，时分秒的计数器清0，EN为使能信号，EN为1时开始计时，EN为0则暂停计时。

分秒时的进位通过外部组合逻辑实现。

4.显示模块计时模块产生的BCD码通过编写的CD4511功能模块转换为数码管的显示信号。

5.分频模块开发板的系统时钟为50MHz，产生1Hz的CP信号需要一个模为25M的计数器分频得到1Hz的CP信号。

四、具体代码1.顶层模块(clock.v)module SHOW_CTRL(MODE,SHOW_MODE,CP,Hour,Minute,Second,SHOW1,SHOW2);input CP,MODE,SHOW_MODE;input[7:0]Hour,Minute,Second;output[7:0]SHOW1,SHOW2;reg[7:0]SHOW1,SHOW2;always@(MODE,SHOW_MODE) beginif((MODE==0)&&(SHOW_MODE==0))begin SHOW2<=Minute[7:0];SHOW1<=Hour[7:0]; endelse if((MODE==0)&&(SHOW_MODE==1))begin SHOW2<=Second[7:0];SHOW1<=Minute[7:0]; endelse if((MODE==1)&&(SHOW_MODE==0))begin SHOW2<=Minute[7:0];SHOW1<=Hour[7:0]; endelse if((MODE==1)&&(SHOW_MODE==1))begin SHOW2<=Second[7:0];SHOW1<=Minute[7:0]; endendendmodule2.分频模块(clk_div.v)module clk_div(clk_50M,clk_1);input clk_50M;output reg clk_1;reg [8:0]count;always @(posedge clk_50M)beginif(count>8'd25)beginclk_1=~clk_1;count=0;endelsecount<=count+1;endendmodule3.模60计数器模块(counter60.v)module counter60(EN,CP,nCR,QoH,QoL);input EN,CP,nCR;output [3:0]QoH,QoL;reg [3:0]QoH,QoL;always@(posedge CP) beginif(~nCR) beginQoH<=4'b0000;QoL<=4'b0000; endelse if(~EN) beginQoH<=QoH;QoL<=QoL; endelseif(QoH==4'b0101&&QoL==4'b1001)beginQoH<=4'b0000;QoL<=4'b0000;endendelse if(QoH<4'b0110&&QoL<4'b1001){QoH,QoL}<={QoH,QoL+4'b0001};else if(QoH<4'b0110&&QoL==4'b1001){QoH,QoL}<={QoH+4'b0001,4'b0000};endendmodule4.模24计数器模块(counter24.v)module counter24(nCR,EN,CP,CntH,CntL);input CP,nCR,EN;output[3:0] CntH,CntL;reg [3:0]CntH,CntL;reg CO;always@(posedge CP or negedge nCR) beginif(~nCR) {CntH,CntL}<=8'h00;else if(~EN) {CntH,CntL}<={CntH,CntL};else if((CntH>2)||(CntL>9)||((CntH==2)&&(CntL>=3))){CntH,CntL}<=8'h00;else if((CntH==2)&&(CntL<3))begin CntH<=CntH; CntL<=CntL+1'b1; end else if(CntL==9) begin CntH<=CntH+1'b1; CntL<=4'b0000; endelse begin CntH<=CntH; CntL<=CntL+1'b1; endendendmodule5.显示模块(HEX2LED.v)module HEX2LED(HEX,SEG);input[3:0] HEX;output[7:0] SEG;wire[3:0] HEX;reg[6:0] SEG;always@(HEX)begincase(HEX)4'h0: SEG = 7'b0000001;4'h1: SEG = 7'b1001111;4'h2: SEG = 7'b0010010;4'h3: SEG = 7'b0000110;4'h4: SEG = 7'b1001100;4'h5: SEG = 7'b0100100;4'h6: SEG = 7'b0100000;4'h7: SEG = 7'b0001111;4'h8: SEG = 7'b0000000;4'h9: SEG = 7'b0000100;default: SEG = 7'b0000001;endcaseendendmodule五、仿真截图（仿真秒时分计时及其数码管显示，仿真环境为vivado 2018.3）秒计时仿真分计时仿真时计时仿真如下图所示为分校准仿真，当Amin分校准位为1时分开始随着CP信号的频率以1秒加1的步进变动。

基于FPGA的数字电子时钟设计

名目第一章绪论现代社会的标志之一确实是根基信息产品的广泛使用，而且是产品的性能越来越强，复杂程度越来越高，更新步伐越来越快。

支撑信息电子产品高速开展的根底确实是根基微电子制造工艺水平的提高和电子产品设计开发技术的开展。

前者以微细加工技术为代表，而后者的代表确实是根基电子设计自动化〔electronicdesignautomatic,EDA〕技术。

本设计采纳的VHDL是一种全方位的硬件描述语言，具有极强的描述能力，能支持系统行为级、存放器传输级和逻辑门级这三个不同层次的设计；支持结构、数据流、行为三种描述形式的混合描述，覆盖面广，抽象能力强，因此在实际应用中越来越广泛。

ASIC是专用的系统集成电路，是一种带有逻辑处理的加速处理器；而FPGA是特不的ASIC芯片，与其它的ASIC芯片相比，它具有设计开发周期短、设计制造本钞票低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检测等优点。

在操纵系统中，键盘是常用的人机交换接口，当所设置的功能键或数字键按下的时候，系统应该完成该键所对应的功能。

因此，按键信息输进是与软件结构紧密相关的过程。

依据键盘结构的不同，采纳不同的编码方法，但不管有无编码以及采纳什么样的编码，最后都要转换成为相应的键值，以实现按键功能程序的转移。

[1]钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。

诸如定时自动报警、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，所有这些根基上以钟表数字化为根底的。

因此研究数字钟以及扩大其应用有着特不现实的意义。

1.1选题背景本节将从FPGA嵌进式应用开发技术与数字钟技术开展的客瞧实际动身，通过对该技术开展状况的了解及课题本身的需要，指出研究基于FPGA的芯片系统与设计——数字钟的设计与实现的必要性。

课题相关技术的开展当今电子产品正向功能多元化,体积最小化,功耗最低化的方向开展。

它与传统的电子产品在设计上的显着区不是大量使用大规模可编程逻辑器件，使产品的性能提高，体积缩小，功耗落低，同时广泛运用现代计算机技术，提高产品的自动化程度和竞争力，缩短研发周期。

基于FPGA的数字时钟设计开题报告

开题报告毕业设计题目：基于FPGA的数字钟系统设计基于FPGA勺数字钟系统设计开题报告1 选题目勺意义和可行性在这个时间就是金钱勺年代里，数字电子钟已成为人们生活中勺必需品。

目前应用勺数字钟不仅可以实现对年、月、日、时、分、秒勺数字显示，还能实现对电子钟所在地点勺温度显示和智能闹钟功能，广泛应用于车站、医院、机场、码头、厕所等公共场所勺时间显示。

随着现场可编程门阵列（ field program-mable gate array ，FPGA）勺出现，电子系统向集成化、大规模和高速度等方向发展勺趋势更加明显[1]，作为可编程勺集成度较高勺ASIC ，可在芯片级实现任意数字逻辑电路，从而可以简化硬件电路，提高系统工作速度，缩短产品研发周期。

故利用FPGA 这一新勺技术手段来研究电子钟有重要的现实意义。

设计采用FPGA现场可编程技术，运用自顶向下的设计思想设计电子钟。

避免了硬件电路的焊接与调试，而且由于FPGA的I /O端口丰富，内部逻辑可随意更改，使得数字电子钟的实现较为方便。

本课题使用Cyclone EP1C6Q24啲FPGA器件，完成实现一个可以计时的数字时钟。

该系统具有显示时、分、秒，智能闹钟，按键实现校准时钟，整点报时等功能。

满足人们得到精确时间以及时间提醒的需求，方便人们生活[2-3]。

2 研究的基本内容与拟解决的主要问题2.1 研究的基本内容数字时钟是采用电子电路实现对时间进行数字显示的计时装置，由于数字集成电路的发展和石英晶体振荡器的广泛应用，使得数字钟的精度不断提高。

数字时钟系统的实现有很多，可以利用VerilogDHL 语言在Quartus II 里实现时、分、秒计数的功能。

在芯片内部存储器设24个字节分别存放时钟的时、分、秒信息。

数字时钟首先是秒位（共8 位）上按照系统时钟CLK 进行计数，存储器内相应的秒值加1；若秒位的值达到60（110000），则将其清零，并将相应的分位（共8位）的值加1；若分值达到60（110000），则清零分位，并将时位（共8 位）的值加1；若计数满24（1 00 1 00）后整个系统从0 开始重新进行计数。