Verilog数字钟课程设计

课程设计报告课程设计题目：数字钟系统设计

学号：2

学生姓名：刘新强

专业：通信工程

班级：1421302

指导教师：钟凯

2016年1月4日

FPGA（ Field Programmable Gate Array，现场可编程门阵列)，一种可编程逻辑器件，是目前数字系统设计的主要硬件基础。可编程逻辑器件的设计过程是利用EDA 开发软件和编程和编程工具对器件进行开发的过程。

通过modelsim软件下采用verilog语言实现数字钟系统设计，实现了以下几个方面的功能：

1.数字钟基本计时功能

2.数字钟校时功能

3.数字钟系统报时功能

关键词：FPGA ；VHDL；数字钟

一、FPGA与VHDL简介 (1)

1、FPGA与简介 ...........................................................................................

2、VHDL简介 ...............................................................................................

二、课程设计的目的与要求 (2)

1、教学目的....................................................................................................................

2、教学要求....................................................................................................................

3、数字钟系统设计要求................................................................................................

三、设计方案 (2)

1、系统框图....................................................................................................................

2、模块说明....................................................................................................................

四、仿真与实现 (3)

1、数字钟基本计时功能实现........................................................................................

2、数字钟校时功能实现................................................................................................

3、数字钟系统报时功能实现........................................................................................

五、实验心得 (4)

六、参考文献 (4)

七、代码 (5)

一、FPGA与VHDL简介

1、FPGA简介

以硬件描述语言（Verilog 或VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至FPGA 上进行测试，是现代IC 设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA 里面，这些可编辑的元件里也包含记忆元件例如触发器（Flip－flop）或者其他更加完整的记忆块。系统设计师可以根据需要通过可编辑的连接把FPGA 内部的逻辑块连接起来，就好像一个电路试验板被放在了一个芯片里。一个出厂后的成品FPGA 的逻辑块和连接可以按照设计者而改变，所以FPGA 可以完成所需要的逻辑功能。

FPGA 一般来说比ASIC（专用集成电路）的速度要慢，无法完成复杂的设计，但是功耗较低。但是他们也有很多的优点比如可以快速成品，可以被修改来改正程序中的错误和更便宜的造价。厂商也可能会提供便宜的但是编辑能力差的FPGA。因为这些芯片有比较差的可编辑能力，所以这些设计的开发是在普通的FPGA 上完成的，然后将设计转移到一个类似于ASIC 的芯片上。另外一种方法是用CPLD（Complex Programmable Logic Device，复杂可编程逻辑器件)。

2、VHDL简介

硬件描述语言已经有几十年的发展历史，并且在系统的仿真、验证和设计、综合等方面得到成功的应用。目前常用的硬件描述语言有VHDL、Verilog HDL 、ABEL 等[2][3][4]。VHDL则起源于20 世纪70 年代末和80 年代初，美国国防部提出的VHSIC 计划，目标是为下一代集成电路的生产、实践阶段性的工艺极限和完成10 万门级以上的电路设计而建立一种新的描述方法[5]。VHDL 的英文全称为Very-High-Speed Integrated Circuit Hardware Description Language,是IEEE 标准化的硬件描述语言，并且已经成为系统描述的国际公认标准，得到众多EDA 公司的支持。

VHDL 具有很多的优点使它能够被大多数人认可，被广泛应用在逻辑电路的设计方面，并且成为了标准化的硬件描述语言，其优点如下：

(1)功能强大和设计灵活。一个简洁的使用VHDL 语言编写的程序就可以描述一个复杂的逻辑电路，因为VHDL 拥有强大的语言结构[6]。VHDL 多层次的设计描述功能可以有效地控制设计的实现，支持设计库和可重复使用的元件生成，还支持多种设计方式，如层次化设计、模块化设计和同步、异步和随机电路设计。

(2)与具体器件无关。用VHDL 设计硬件电路时不用先确定设计要用到哪种器件，也不用特别熟悉器件的内部结构，这样可以使设计人员专注于进行系统设计。设计完成后，可以根据消耗的资源选择合适的器件，而不造成资源的浪费。

(3)很强的移植能力。VHDL 由很多不同的工具支持，同一个设计的程序可以在包括综合工具、仿真工具、系统平台等工具中使用。

(4)强大的硬件描述能力。VHDL 可以描述系统级电路和门级电路，而且描述方式多样，可以采用行为描述、寄存器传输描述或者结构描述，也可以用其混合描述方式。同时，VHDL可以准确地建立硬件电路模型，因为它支持惯性延迟和传输延迟。VHDL 的数据类型很丰富，支持标准定义的数据类型，当标准定义的数据类型不能满足用户的需求时，用户可以自己定义的所需要的数据类型，增加了设计的自由度。

(5)语法规范，易于共享。当把用VHDL 编写的代码文件看作是程序时，它可以作为设计人员之间的交流内容；当把它看作是文档时，可以作为签约双方的合同文本。VHDL 易于共享的特点，使得大规模的协作开发容易实现。同时，这些特点也促进了VHDL 的发展和完善。

综上所述，VHDL 有很多其他的硬件描述语言所不具备的优点。但是，VHDL 仍然存在一些缺点，主要是3 个方面。

(1)要求设计者对硬件电路知识甚至是芯片结构方面的知识了解较多。应该摆脱一般的高级语言程