EDA 四位二进制加法器设计实验步骤
EDA 四位加法器 实验报告
实验报告课程名称：EDA技术与VHDL实验题目：四位加法器设计班级学号：姓名：成绩：一、实验目的 ..................................................................................... - 1 -二、实验任务 ..................................................................................... - 1 -三、系统总体设计 ............................................................................. - 1 -四、VHDL程序设计......................................................................... - 1 -1. 用原理图输入方式设计半加器 ................................................ - 2 -2. 全加器的设计 ............................................................................ - 4 -3.4位全加器的设计 ....................................................................... - 5 -五、仿真 ............................................................................................... - 5 -六、仿真结果分析 ............................................................................... - 6 -一、实验目的熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个4位全加器的设计把握文本和原理图输入方式设计的详细流程。
EDA原理图输入法设计4位全加器
EDA原理图输入法设计4位全加器实验课程名称：EDA实验_实验项目名称用原理图输入法设计4位全加器实验成绩实验者专业班级组别同组者实验日期一、实验目的熟悉利用Quartus II 的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个4位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。
二、实验内容和步骤1：完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设计成一个硬件符号入库。
键1、键2、键3（PIO0/1/2）分别接ain、bin、cin；发光管D2、D1（PIO9/8）分别接sum 和cout。
2：建立一个更高层次的原理图设计，利用以上获得的1位全加器构成4位全加器，并完成编译、综合、适配、仿真、和硬件测试。
建议选择电路模式1（附图F-2）：键2、键1输入4位加数：键4、键3输入4位被加数：数码6和数码5显示加和：D8显示进位cout。
三、实验仪器Quartus II软件四、实验原理一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低一位全加器仿真波形如下图所示：3.四位全加器原理图如下所示：四位全加器波形图如下所示：五、实验小结通过此次实验，对Quartus II软件有了更加深入的认识，能较为熟练的使用。
在开始仿真的时候，要先弄清原理，接下来的线路连接就较为简单了。
设计顶层文件也是一个重要的知识点，掌握好之后对后面的设计有很大的帮助。
同时对时序仿真部分也要了解相关的步骤设置才能得到最终的仿真结果。
经过反复的联系，全加器的仿真图能很好的掌握并得出正确的仿真结果，对EDA的相应知识点也能很好的掌握，而且能熟练的使用Quartus II，这些对我都有很重要的意义。
4位二进制加法器实验报告
4 位二进制加法器实验报告一、实验名称：4 位二进制加法器设计实验二、实验目的：1.进一步熟悉QuartusII 软件使用方法。
2.进一步掌握的VerilogHDL 语言描述和原理图描述的方法。
3.进一步掌握4 位二进制加法器的设计方法。
三、设计思想：用串行进位方式构成的 4 位二进制加法器如图：4 位串行进位二进制加法器是以一位二进制全加器为基础，如图，将四个一位二进制全加器串接构成一个4 位二进制加法器。
4 位二进制加法器可对两个4 位二进制数进行加法运算，同时产生进位。
当两个二进制数相加时，较高高位相加时必须加入较低位的进位项（Ci），以得到输出为和（S）和进位（C0）。
可以采用原理图的描述方法和VerilogHDL 语言描述方法。
四、实验内容：1.通过VerilogHDL 语言描述4 位二进制加法器的功能。
2.通过原理图方式描述4 位二进制加法器的功能。
3.通过波形仿真验证描述4 位二进制加法器的功能。
五、实验流程：1.采用VerilogHDL 语言描述实现4 位二进制加法器：(1).首先用VerilogHDL 语言编写二进制半加器：module halfadd(s,c,a,b);input a,b;output s,c;xor(s,a,b);and(c,a,b);endmodule按周期输入波形(2).再编写一位二进制全加器：module fulladd (s,co,a,b,cl); inputa,b,cl;output s,co;wire s1,d1,d2;halfadd ha1 (s1,d1,a,b); halfadd ha2 (s,d2,s1,cl);or g1(co,d2,d1);Endmodule按周期输入波形(2).之后编写4 位二进制加法器：module bitadd (s,c3,a,b,t1);input [3:0]a,b;input t1;output [3:0]s;output c3;wire c0,c1,c2;fulladd fa0(s[0],c0,a[0],b[0],t1);fulladd fa1(s[1],c1,a[1],b[1],c0);fulladd fa2(s[2],c2,a[2],b[2],c1);fulladd fa3(s[3],c3,a[3],b[3],c2);endmodule2.按照4 位二进制加法器的工作原理可以绘制成如下原理图：3.功能仿真波形及说明：(1).按周期输入波形：由此波形图可以分析：例如0001+0001=0010、0100+0100=1000、0110+0110=1100…对于所有的两个四位二进制相加，结果正确。
EDA实验报告(四选一、四位比较器、加法器、计数器、巴克码发生器)
EDA实验报告(四选一、四位比较器、加法器、计数器、巴克码发生器)EDA实验报告实验14选1数据选择器的设计一、实验目的1．学习EDA软件的基本操作。
2．学习使用原理图进行设计输入。
3．初步掌握器件设计输入、编译、仿真和编程的过程。
4．学习实验开发系统的使用方法。
二、实验仪器与器材1．EDA开发软件一套2．微机一台3．实验开发系统一台4．打印机一台三、实验说明本实验通过使用基本门电路完成4选1数据选择器的设计，初步掌握EDA设计方法中的设计输入、编译、综合、仿真和编程的过程。
实验结果可通过实验开发系统验证，在实验开发系统上选择高、低电平开关作为输入，选择发光二极管显示输出电平值。
本实验使用Quartus II 软件作为设计工具，要求熟悉Quartus II 软件的使用环境和基本操作，如设计输入、编译和适配的过程等。
实验中的设计文件要求用原理图方法输入，实验时，注意原理图编辑器的使用方法。
例如，元件、连线、网络名的放置方法和放大、缩小、存盘、退出等命令的使用。
学会管脚锁定以及编程下载的方法等。
四、实验要求1．完成4选1数据选择器的原理图输入并进行编译；2．对设计的电路进行仿真验证；3．编程下载并在实验开发系统上验证设计结果。
五、实验结果4选1数据选择器的原理图：仿真波形图：管脚分配：实验2 四位比较器一、实验目的1．设计四位二进制码比较器，并在实验开发系统上验证。
2．学习层次化设计方法。
二、实验仪器与器材1．EDA 开发软件 一套 2．微机 一台 3．实验开发系统 一台 4．打印机 一台 5．其它器件与材料 若干 三、实验说明本实验实现两个4位二进制码的比较器，输入为两个4位二进制码0123A A A A 和0123B B B B ，输出为M（A=B ），G （A>B ）和L （A<B ）（如图所示）。
用高低电平开关作为输入，发光二极管作为输出，具体管脚安排可根据试验系统的实际情况自行定义。
EDA技术与FPGA应用设计实验报告--4位二进制加法计数器
本科实验报告课程名称：EDA技术与FPGA应用设计实验项目：4位二进制加法计数器实验地点：跨越机房专业班级：学号：学生姓名：指导教师：2012年6 月20 日一、实验目的：1．学习时序电路的VHDL描述方法。
2．掌握时序进程中同步、异步控制信号的设计。
3．熟悉EDA的仿真分析和硬件测试技术。
二、实验原理：设计一个含计数使能、异步复位和并行预置功能的4位加法计数器，RST是异步复位信号，高电平有效；CLK是时钟信号；当使能信号ENA为“1”'时，加法计数，COUT为计数进位输出，OUTY为计数输出。
三、实验内容：1．编写4位二进制加法计数器的VHDL程序。
2．在ispDesignEXPERT System上对编码器进行仿真。
3．将输入引脚连接到拨码开关，时钟输入锁定到相应频率的时钟信号，输出连接到发光二极管，下载后在实验板上验证其功能，记录实验结果。
四、实验程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALLUSE IEEE.STD_LOGIC_UNSIGNED.ALLENTITY CNT4B ISPORT(CLK:IN STD_LOGIC；RST:IN STG_LOGIC;ENA:IN STD_LOGIC;OUTY:OUT STD_LODGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END CNT4B;ARCHITECTURE BEHAV OF CNT4B ISSIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINP_REG: PROCESS(CLK,RST,ENA)BEGINIF RST=’1’THEN CQI<=”0000”;ELSIF CLK’EVENT AND CLK=’1’THENIF ENA= ’1’THEN CQI<=CQI+1;ENG IF;END IF;OUTY <= CQI;END PROCESS P_REG;COUT<= CQI(0) AND CQI(1) AND CQI(2) AND CQI(3); END BEHAV;五、仿真结果：1.时序图：2.功能图：六、心得体会：通过本实验，让我对VHDL编程有了一定的了解和认识，让我初步学习了VHDL的编写及调试过程，实验中有错误产生，但是经过细心的改正，解决了问题，希望下次实验能有更大的提高。
eda4位加法课程设计
eda4位加法课程设计一、课程目标知识目标：1. 学生能理解并掌握4位加法的基本概念和原理；2. 学生能够掌握并运用EDA工具进行4位加法电路的设计与实现；3. 学生能够理解并描述4位加法器的工作原理及其在各种电子设备中的应用。
技能目标：1. 学生能够运用所学知识，独立完成4位加法电路的设计和搭建；2. 学生能够运用EDA工具进行电路仿真，分析并解决4位加法电路中可能出现的实际问题；3. 学生通过实践操作，提高逻辑思维能力和问题解决能力。
情感态度价值观目标：1. 学生在学习过程中，培养对电子技术和数字电路的兴趣和热情；2. 学生通过团队协作，培养合作精神和沟通能力；3. 学生在实践过程中，认识到科技对社会发展的作用，增强创新意识和责任感。
课程性质：本课程为电子设计自动化（EDA）相关课程，旨在让学生掌握4位加法电路的设计与实现，提高学生的实践操作能力和逻辑思维能力。
学生特点：学生处于初中阶段，对电子技术有一定的好奇心，但可能对具体操作和理论知识掌握不足。
教学要求：结合学生特点，注重理论与实践相结合，通过实例分析和动手操作，使学生能够扎实掌握4位加法电路的相关知识。
同时，关注学生的情感态度价值观培养，提高学生的综合素质。
在教学过程中，将课程目标分解为具体的学习成果，便于教学设计和评估。
二、教学内容1. 4位加法电路基本原理：包括全加器、半加器的概念，4位加法器的工作原理及其在不同进位模式下的特点。
- 教材章节：第三章第三节《加法器的设计与应用》2. EDA工具的使用：介绍并练习使用EDA工具进行4位加法电路的设计、仿真和验证。
- 教材章节：第五章《电子设计自动化工具》3. 4位加法电路的设计与实现：- 教学内容：指导学生利用EDA工具进行4位加法电路的设计，包括原理图绘制、电路仿真和波形分析。
- 教材章节：第四章《数字电路设计与实现》4. 实践操作与问题分析：- 教学内容：组织学生进行4位加法电路的搭建，分析并解决实际操作中遇到的问题。
EDA 4位加法器
2012—2013学年第1学期实验报告课程名称：EDA技术实用教程第 1 页一、实验目的：1．掌握8位全加器的设计方法2．掌握原理图输入法二、实验内容：设计并实现一个4位全加器三、实验原理：四、实验连线：9个输入管脚－9个拨码开关5个输出管脚－5个发光二级管五、实验步骤：1.创建工程（1）打开QuartusII并新建工程管理窗口，名称为new3;（2）选择目标芯片（ACEX1K:EP1K100QC208-3）；（3）设置其它选项，完成后结束。
2.电路的编译和适配（1）新建一个VHDL File，输入半加器源程序，确认无误后，点击Start Compilation按钮进行全程编译，保存为new1；（2）新建一个VHDL File文件，输入全加器源程序，确认无误后在new1上选择File→Creat/Update→Create Symbol Files for Current File，进行全程编译并添加图标，保存为new2。
（3）新建一个Block Diagram/Schematic File图表，双击空白处，将Project菜单下的new2选中导入电路图，再在电路图上右键选择Generate Pins for symbol ports生成管脚使电路完整；（4）复制上图电路为四组，将每组的count与下一组的c1连接，生成完整电路，并保存为new3.pdf文件；3.仿真和分析：（1）新建一个Vector waveform File保存为new3.vwf文件；（2）选择Edit→Insert→Insert Node or Bus，将工程的端口信号节点导入波形编辑器中。
将a1、a2、a3、a4通过CTRL复选后点击右键选择grouping→group进行编组命名为1组，b1、b2、b3、b4命名为2组。
然后进行编译输入波形，设置总线数格式和参数；（3）启动仿真器，直至等待仿真结束并显示成功，将各组数据调整为8进制，仿真完成并观察仿真结果。
EDA实验报告4位全加器实验报告
EDA实验报告书姓名 XXX 学号 XXXXXXX 实验时间课题名称全加器实验目的1.掌握MAX+plusⅡ的使用方法。
2.掌握原理图输入的设计方法。
3.学习利用一位全加器设计多位全加器的方法。
设计要求1.利用MAX+plusⅡ软件进行原理图输入设计一位全加器。
2.进行编译、仿真、测试。
3.在一位全加器的基础上设计四位全加器，进行编译、仿真、测试、观察实验结果。
设计思路计算机中的加法器一般就是全加器，它实现多位带进位加法。
图中的“进位入”Ci-1指的是低位的进位输入，“进位出”指的是本位的进位输出。
一位全加器的真值表见下表：111111------⋅+⋅+⋅=⋅⋅+⋅⋅++⋅=iiiiiiiiiiiiiii iiiiiCBCABACCBACBAC B AC BAS输入输出Ci-1Bi Ai Si Ci0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1设计原理图及源程序仿真波形图实验结果问题讨论1.试比较利用卡诺图直接设计四位全加器和利用一位全加器设计四位全加器这两种方法的优缺点。
答：卡诺图直接设计四位全加器的优点是：没有进行产生逻辑，运算速度快。
一位全加器设计四位全加器是串行进位方式是将全加器级联构成多位加法器。
通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。
2.本实验中设计的4位全加器有何缺陷？答：这种全加器的最大缺点是运算速度慢。
在最不利的的情况下，做一次加法运算需要经过四个全加器的传输延迟时间才能得到稳定可靠的运算结果教师评分教师签名日期操作成绩报告成绩。
EDA二 4位加法计数器设计
6）可调时钟输出单元底板上ADJ_CLK为4位拨码开关SW17--SW20来控制输出40M分频后的可调时钟具体对应如下SW20 SW19 SW18 SW17 ADJ_CLK1 1 1 1 1Hz0 1 1 1 5Hz1 0 1 1 10Hz0 0 1 1 25Hz1 1 0 1 50Hz0 1 0 1 500Hz1 0 0 1 1KHz0 0 0 1 2.5KHz1 1 1 0 10KHz0 1 1 0 20KHz1 0 1 0 50KHz0 0 1 0 200KHz1 1 0 0 500KHz0 1 0 0 2MHz1 0 0 0 5MHz0 0 0 0 20MHzCLK1 10MHz固定时钟(40MHz分频产生)CLK2 1MHzCLK3 100KHzCLK4 5KHzCLK5 100Hz实验四 4位加法计数器设计一、实验目的学习时序逻辑电路的设计、仿真和硬件测试；加深理解VHDL设计技术。
二、实验原理图4-4-1是一含计数使能、异步复位和计数值并行预置功能的4位加法计数器，其VHDL描述参见例4-4-1。
由图4-4-1所示，图中间是4位锁存器(即D触发器)；RST是异步清零信号，高电平有效；CLK是锁存信号；D[3..0]是4位数据输入端；PST是同步并行预置信号，高电平有效，置数值为Data[3:0]；Outy[3:0]是计数值输出；Cout是计数溢出信号。
① RST为异步清零信号，高电平有效，一旦RST=1，4位锁存器输出状态复位为“0000”；② ENA为同步计数使能信号，当CLK为上升沿时z当ENA=“1”时，加法计数，CQI= CQI+1；z当ENA=“0”时，保持原数，CQI= CQI；③ PST为同步并行预置信号，当CLK为上升沿时图4-4-1含计数使能、异步复位和计数值并行预置功能的4位加法计数器三、实验内容（1）对例4-4-1含计数使能、异步复位和计数值并行预置功能的4位加法计数器的VHDL设计，说明例中各语句的作用，并详细描述示例的功能特点。
EDA实验报告(四位全加器的实现)
实验一四位全加器的实现一、实验目的1、掌握Quartus9.0图形编辑输入法2、掌握Quartus环境下文件的编译、仿真及下载方法3、了解VHDL语言的设计流程4、掌握quartus环境下VHDL的使用方法二、实验内容1、用图形/原理图法实现4位全加器。
2、用VHDL语言实现4位全加器，必须使用元件例化。
3、仿真并通过。
3、下载到实验板，并验收三、实验步骤1、图形编辑发设计4位加法器（1）新建图形文件，设计一位全加器，逻辑电路图如下图（图1-1）所示。
图1-1（2）将设计好的一位全加器进行例化，操作为file→Create/Update→Create symbol files for currentfile，完成此操作后会在元器件符号表里找到刚刚做好的一位全加器。
（3）再新建一个图形文件，用四个已经做好的一位全加器级联成一个四位全加器，其逻辑原理图如图1-2所示。
编辑好后保存文件，在文件列表里找到该文件，右键→Set as Top-level Entity，将其设置为顶层文件，点击编译按钮就行编译。
图1-2（4）新建波形文件，赋予每个输入端口某种输入信号，保存波形文件，进行功能仿真，观察输出端波形与输入信号关系是否正确。
若不正确，查找问题所在并解决问题；若正确，则进行管脚分配，分配完毕后再编译一次使分配生效，连接DE2开发板到电脑，将文件下载到开发板进行验证。
2、用VHDL语言设计4位加法器（1）新建一个VHDL源文件，文件名为adder1.vhd，使用VHDL实现一位全加器，其VHDL代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY adde1r ISPORT(A,B,Ci:IN STD_LOGIC;S,Co:OUT STD_LOGIC);END adder1;ARCHITECTURE qadder OF adder1 ISBEGINPROCESS(A,B,Ci)VARIABLE n1,n2,n3:STD_LOGIC;BEGINn1:=A AND B;n2:=A XOR B;n3:=Ci AND n2;Co<=n3 OR n1;S<=n2 XOR Ci;END PROCESS;END qadder;（2）再新建一个VHDL源文件，命名为adder4.vhd，在这里将adder 一位全加器例化并使用它，做成四位全加器，代码如下：library ieee;use ieee.std_logic_1164.all;entity adder4 isport(A,B:in std_logic_vector(3 downto 0);S:out std_logic_vector(3 downto 0);Co:out std_logic;Ci:in std_logic);end adder4;architecture adder_4 of adder4 iscomponent adderport(A:in std_logic;B:in std_logic;Ci:in std_logic;Co:out std_logic;S:out std_logic);end component;signal c1,c2,c3:std_logic;beginu1:adder port map(A(0),B(0),Ci,c1,S(0));u2:adder port map(A(1),B(1),c1,c2,S(1));u3:adder port map(A(2),B(2),c2,c3,S(2));u4:adder port map(A(3),B(3),c3,Co,S(3));end adder_4;（3）保存文件后将adder4设置为顶层文件并编译，编译通过后按照与图形编辑发一样的仿真、管脚分配方式进行操作，最后下载到开发板验证四、实验现象两种方式实现的四位加法器下载到DE2开发板后都可正常工作，其中使用SW0作为低位的进位，SW4~1作为数据B，SW8~5作为数据A，LDG3~0作为输出的结果，LEDG4作为输出的进位。
EDA-四位二进制加法器设计实验步骤
作业2：4位加法器设计（1）任务设计带进位的4位二进制加法器。
（2）要求要考虑低位的进位。
进行仿真。
用ispLSI1016E-80LJ44实现。
步骤一：打开ispDesign EXPERT,单击file，选择new project，弹出如下创建新项目对话框，建子目录，在“保存在（I）”栏，用鼠标点击▼，任选可用区（盘），如 D：区（盘），用鼠标点击从右数的第三个小图标（新建文件夹），自动生成新建文件夹子目录，起一个项目文件夹名（应为便于你记住的英文或拼音），如liu2009，并用鼠标双击文件夹名。
选择 project type：Verilog HDL 。
步骤二：给项目起名（应为便于你记住的英文或拼音，如liu），用鼠标点击保存（S）。
选中器件为ispLSI1016E-80LJ44。
并用鼠标双击下图第一行，并给项目源文件加标题名如liu蓝条示（如将有多个项目源文件，加标题名时要加以区分，这里只针对一题，为了简单，标题名用 liu）。
图1.步骤三：点击Source下拉选New,弹出窗口，选择上面左下角的Verilog Module ，设置名称如图所示：步骤四：在TextEditer中编辑输入Verilog 语言源程序：module liu1(a,b,c1,cout,sum);output cout;output[3:0] sum;input[3:0] a,b;input c1;assign {cout,sum}=a+b+c1;endmodule步骤五：在Text Editor中点File下拉Save As,将源文件Liu1.v存D盘Liu2009,退出。
选择tools ，synplicity synplify synthesis，点击菜单栏上的“P”，ADD ：步骤六：在如下界面下部点击Chang，确认选器件ispLSI1016E-80LJ44,并运行。
通过Done!在该界面点File下拉Save As,以Liu1保存，退出。
数字逻辑4位二进制加法器实验
实验2 4位二进制加法器的设计2．1 实验目的进一步熟悉Quartus Ⅱ的基本操作方法，并利用原理图输入设计方法设计简单组合电路，掌握层次化设计的方法，通过4位全加器的设计掌握利用EDA 工具进行电子系统设计的流程。
2．2 原理提示一个4位二进制加法器可以由4个全加器构成，各全加器之间的进位以串行方式实现，即将低位的进位输出CO 与相邻的高一位全加器的进位位Ci 相连，最低进位位接“0”。
实验原理图如下。
2．3实验内容采用Quartus Ⅱ基于图形的设计方法，在实验1的基础上，按层次化结构实现4位全加器的设计。
完成原理图输入、编译、进行波形仿真验证。
（仿真时要对所有输入、输出端进行）。
2．4实验步骤（1） 为本项设计任务建立工程。
启动Quartus Ⅱ，新建一个工程，有关操作如下图。
将实验1中已设计好的原理图文件fualladd.bdf 拷贝到D:\0501\exp2下。
在实验1中fualladd.bdf 是顶层设计文件，而在本实验中，fualladd.bdf 将作为底层设计文件使用。
∑C i C o ∑C i C o ∑C i C o a 0b 0a 1b 1a 2b 2a 3b 3s 0s 1s 2s 3c o ∑C i C o 0建立本工程的顶层设计。
点击“File/New”→“Block Diagram/Schematic File”→“OK”，将Block1.dbf 另存为add4. dbf。
add4. dbf是本工程的顶层设计文件。
（2）点击“File / Open…”将fualladd.bdf 文件打开。
（3）将fualladd.bdf制作成一个符号块，以便在add4. dbf中调用。
点击“File / Create/Update / Create Symble Files For Currenf Fils”，弹出对话框（文件名一栏应出现fualladd.bsf），点击“保存”。
电子设计(EDA)实验报告(4位二进制加法器)
电子设计（EDA）实验报告（4位二进制加法器）一、实验名称4位二进制加法器二、实验目的掌握输入编辑原理图文件的方法；掌握编译原理图文件的方法；掌握仿真原理图文件的方法；理解Quartus 2 器件编程的方法三、实验环境计算机与Quartus 2 工具软件四、实验原理图、源程序entity halfadd isport(a1,b1:in bit;s1,c1:out bit);end ;architecture a of halfadd isbeginprocess(a1,b1)begins1<=a1 xor b1 after 10ns;c1<=a1 and b1 after 10ns;end process;end a;entity orgate isport(a,b:in bit;o:out bit);end orgate;architecture a of orgate isbegino<=a or b;end a;entity fulladd isport(i1,i2,c_in:in bit;fs,c_out:out bit);end ;architecture a of fulladd issignal temp_s,temp_c1,temp_c2:bit; component halfaddport(a1,b1:in bit;s1,c1:out bit);end component;component orgate port(a,b:in bit;o:out bit);end component;beginu0:halfadd port map(i1,i2,temp_s,temp_c1);u1:halfadd port map(temp_s,c_in,fs,temp_c2); u2:orgate port map(temp_c1,temp_c2,c_out); end a;entity add4 isport(a,b:in bit_vector(3 downto 0);cin:in bit;fs:out bit_vector(3 downto 0);cout:out bit);end add4;architecture a of add4 issignal temp_co0,temp_co1,temp_co2:bit; component fulladd isport(i1,i2,c_in:in bit;fs,c_out:out bit);end component;beginu0:fulladd port map(a(0),b(0),cin,fs(0),temp_co0);u1:fulladd port map(a(1),b(1),temp_co0,fs(1),temp_co1);u2:fulladd port map(a(2),b(2),temp_co1,fs(2),temp_co2);u3:fulladd port map(a(3),b(3),temp_co2,fs(3),cout);end a;五、实验波形图及分析延迟12.08ns。
EDA实验4位加法器
实验7 4位二进制并行加法器的设计一、实验目的学习加法器的设计、仿真和硬件测试，进一步熟悉Verilog设计技术。
二、实验条件1、PC机一台。
2、开发软件：Q uartusII。
3、实验设备：GW48-CK EDA实验开发系统。
4、选用芯片：ACEX系列EP1K30TC144-3。
三、实验原理多位加法器的构成有两种方式：并行进位和串行进位。
并行进位加法器设有进位产生逻辑，运算速度较快；串行进位方式是将全加器级联构成多位加法器。
并行进位加法器通常比串行级联加法器占用更多的资源。
随着位数的增加，相同位数的并行加法器与串行加法器的资源占用差距也越来越大。
因此，在工程中使用加法器时，要在速度和容量之间寻找平衡点。
实践证明，4位二进制并行加法器和串行级联加法器占用几乎相同的资源。
这样，多位加法器由4位二进制并行加法器级联构成是较好的折中选择。
图1 4位二进制并行加法器原理图四、实验内容1、编写图1 所示4位二进制并行加法器的Verilog程序，并在Quartus II上对4位加法器进行编译、仿真。
2、实验内容2：引脚锁定以及硬件下载测试。
目标器件是ACEX1K30，建议选实验电路模式1，键1可输入4位加数（此值显示于键对应的数码管上）；键3可输入4位被加数（此值显示于键对应的数码管上）；加法器最低进位位由键8控制；加数和显示于数码管5；加法器溢出位由发光管D8显示。
五、实验报告：将实验原理、硬件测试实验结果写进实验报告。
六、参考资料1、4位加法器的参考程序：module adder4(cout,sum,ina,inb,cin);output[3:0] sum;output cout;input[3:0] ina,inb;input cin;assign{cout,sum}=ina+inb+cin;endmodule2、参考管脚设定图2 4位加法器参考管脚设定实验报告：根据实验内容写出实验报告，包括实验目的，实验原理，实验内容，程序设计或原理图；给出程序分析报告、仿真波形图、硬件下载实验结果及其分析报告。
eda实验报告(四位全加器的实现)
eda实验报告(四位全加器的实现)一、概述本实验是基于EDA软件对四位全加器电路进行实现的过程。
在EDA软件中，通过电路图的设计和仿真，可以有效地判断电路的正确性，从而进一步改进设计方案。
二、实验过程本实验的目的是实现四位全加器的电路。
在四位全加器的电路中，需要实现三个输入端口A、B和CIN，以及两个输出端口SUM和COUT。
其中，SUM输出端口表示输入端口A和B相加的结果，COUT输出端口则表示两个输入端口相加后的进位。
首先，在EDA软件中，使用电路图工具设计了四位全加器的电路。
在电路图中，输入端口和输出端口均使用标准连接器进行连接。
在电路图中，使用四个完整加法器电路连接起来，从而实现四位全加器电路的功能。
接着，对设计出的电路进行了仿真。
仿真的过程中，需要给输入端口设置相应的电信号，以模拟实际应用中的电路电信号。
通过观察仿真结果，可以判断输入端口和输出端口的功能是否正确，从而判断电路图的设计是否正确。
最后，将完成的电路图经过PCB工具进行绘制。
绘制完成后，将其导入到模拟工具中，进行实际电路的模拟测试。
在测试过程中，需要将输入端口和输出端口分别连接到接口测试架，并按照正常的电路连接方式进行测试。
通过测试结果，可以判断电路图中所设计的电路是否正确。
同时，测试结果还能验证电路的可靠性和稳定性，从而进行后续改进。
三、实验结果根据以上实验过程，在EDA软件中，成功设计了四位全加器电路，并进行了仿真和实际测试。
在测试结果中，电路功能正常，而输出端口的结果也与预期结果一致。
经过多次测试，电路的稳定性和可靠性也得到了验证。
四、结论通过以上实验，得出如下结论：1. EDA软件在电路设计和仿真方面具有很大的优势，能够极大地提高电路设计的效率和可靠性。
2. 在设计电路时，需要充分考虑各个输入端口之间的电路连接方式，以确保电路的准确性和稳定性。
3. 在完成电路设计之后，需要进行仿真和测试，以验证电路的正常功能和性能表现，从而进一步改进和优化电路设计方案。
EDA实验二(加法器设计)
实验一、EDA软件及PLD器件的设计应用
2015级电子信息工程
1515212024 罗宏刚
一、四位加法计数器的设计
1.VHDL语言输入。
2.全程编译成功。
3.功能仿真。
4.仿真波形及结果。
5.封装
二、七段数码显示译码器的设计
1.VHDL语言输入。
2.全程编译成功。
3.功能仿真。
4.仿真波形及结果。
5.封装
三、含七段数码显示译码的4位加法器的设计
1.原理图输入。
2.全程编译成功。
3.功能仿真。
4.仿真波形及结果。
5.封装。
四、硬件验证部分
1.将实验箱与电脑相连接，点击菜单栏的TOOL中的Programmer进行硬件实验。
2.在电路结构图中设置，找出引脚名和然后找出引脚名所对应的位置的引脚号，然后将此引脚号输入quarts中pins端口的芯片位置。
（结构管脚电路图）（电路引脚对照图）
3.这里选择键6键7键8分别作为时钟、使能、重置端，分别对应PIN28、PIN30、PIN31。
4.设置硬件，并下载到FPGA进行硬件验证。
5.将数码管设置到模式6，开通电源后，通过键7使能打开，按键6可以在数码管看到跳变的数字，依次显示为：1，2，3，4，5，6，7，8，9，A，B，C，D，E，F，按键8可置零。
硬件验证成功。
原题目：设计一个4位二进制加法器。
原题目：设计一个4位二进制加法器。
设计一个4位二进制加法器介绍本文档将指导你设计一个4位二进制加法器。
在这个项目中，我们会使用电子电路来实现加法操作。
加法器是计算机中最基本的运算单元之一。
加法器接受两个4位的二进制数作为输入，并输出它们的和。
加法器的设计过程涉及到逻辑门的组合来实现二进制加法操作。
设计步骤步骤一：定义输入和输出首先，我们需要定义输入和输出。
在这个项目中，输入是两个4位的二进制数，我们可以用`A[3:0]`和`B[3:0]`来表示。
输出是一个5位的二进制数，我们可以用`S[4:0]`来表示，其中`S[4]`是进位位。
步骤二：实现逻辑门为了实现二进制加法，我们需要将`A`和`B`的各个位相加，并考虑进位的情况。
这可以通过使用多个逻辑门实现。
- 对于每一位的加法，我们可以使用一个半加器（Half Adder）。
半加器有两个输入（`A`和`B`的对应位）和两个输出（和`S`和进位`C`）。
- 进位位可以通过一个全加器（Full Adder）来计算，它还需要一个输入（上一位的进位）。
步骤三：连接逻辑门将多个半加器和一个全加器连接在一起，形成一个4位的加法器。
通过将每个半加器的进位输出连接到下一个半加器的进位输入，可以实现进位的传递。
步骤四：验证设计在设计完成后，我们应该对其进行验证以确保它正常工作。
我们可以使用一些测试用例来验证设计的正确性。
例如，我们可以输入`A = 0010`和`B = 0100`，并确保输出`S = 0110`和进位`C = 0`。
总结设计一个4位二进制加法器涉及到定义输入和输出，实现逻辑门，连接逻辑门和验证设计的步骤。
通过将半加器和全加器连接在一起，我们可以实现二进制加法的功能。
在设计过程中，我们应该遵循相应的标准和规范，并进行适当的验证，以确保设计的正确性和可靠性。
设计一个自己的4位二进制加法器是一个很有趣的项目，可以帮助你更好地理解数字电路和计算机组成原理。
希望这份文档对你有所帮助！。
EDA实验报告——四位二进制加法器的设计
(2)部分真值表: (2)部分真值表: 部分真值表
四位加法器部分真值表(括号内的是十六进制) :
输 入 C4 A43 A42 A41 A40 B43 0 1111(F) 1 0000(0) 0 0010(2) 1 0100(4) 0 0110(6) 1 1000(8) 0 1010(A) 1 1100(C) 输 出 B42 B41 B40 S43 S42 S41 S40 CO4 1111(F) 1110(E) 1 0000(0) 0001(1) 0 0010(2) 0010(4) 0 0100(4) 1001(9) 0 0110(6) 1100(C) 0 1000(8) 0001(1) 1 1010(A) 0010(4) 1 1100(C) 1001(9) 1
1 1 1 0 0 1 1 0 0 1 0 0 1 1
3
�
(附页) 附页)
设计一个四位二进制加法器
(1)实验程序: (1)实验程序: 实验程序
LIBRARY ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity siweijiafaqi is port( C4: in std_logic; A4: in std_logic_vector(3 downto 0); B4: in std_logic_vector(3 downto 0); S4: out std_logic_vector(3 downto 0); CO4:out std_logic); end entity siweijiafaqi; architecture art of siweijiafaqi is signal S5 :std_logic_vector(4 downto 0); signal A5,B5:std_logic_vector(4 downto 0); begin A5<='0' & A4; B5<='0' & B4; S5<=A5+B5+C4; S4<=S5(3 downto 0); CO4<=S5(4); end archi3)实验仿真结果: (3)实验仿真结果: 实验仿真结果
四位二进制加法器实验
一、实验目的1．学习FPGA的设计方法；2．掌握利用Verilog HDL设计逻辑电路的能力。
二、实验所用组件Basys2开发板（芯片为XC3S100E，封装为CP132）1套。
三、实验内容下面是4位二进制数加法器的数据流描述，由于被加数A和加数B 都是4位的，而低位来的进位Cin为1位，所以运算的结果可能为5位，用{Cout，Sum}拼接起来表示。
module adder(input [3:0] A,input [3:0] B,input Cin,output [3:0] SUM,output Cout);assign {Cout,SUM}=A+B+Cin;Endmodule四、实验步骤与要求1．创建一个子目录Lab2，并新建一个工程项目2．建立一个Verilog HDL文件，将该文件添加到工程项目中并编译整个项目，查看该电路所占用的逻辑单元（Logic Elements，LE）的数量3．对设计项目进行时序仿真，记录仿真波形图测试代码如下：module add4_tb;// Inputsreg [3:0] A;reg [3:0] B;reg Cin;// Outputswire [3:0] Sum;wire Cout;// Instantiate the Unit Under Test (UUT)add4 uut (.A(A),.B(B),.Cin(Cin),.Sum(Sum),.Cout(Cout));initial begin// Initialize InputsA<=4'd0;B<=4'd0;Cin=1'b0;#1 $display("A B Cin Sum Cout=%b %b %b %b %b",A,B,Cin,Sum,Cout);A<=4'd0;B<=4'd1;Cin=1'b0;#1 $display("A B Cin Sum Cout=%b %b %b %b %b",A,B,Cin,Sum,Cout);A<=4'd0;B<=4'd2;Cin=1'b0;#1 $display("A B Cin Sum Cout=%b %b %b %b %b",A,B,Cin,Sum,Cout);A<=4'd0;B<=4'd3;Cin=1'b0;#1 $display("A B Cin Sum Cout=%b %b %b %b %b",A,B,Cin,Sum,Cout);A<=4'd0;B<=4'd4;Cin=1'b0;#1 $display("A B Cin Sum Cout=%b %b %b %b %b",A,B,Cin,Sum,Cout);A<=4'd1;B<=4'd0;Cin=1'b1;#1 $display("A B Cin Sum Cout=%b %b %b %b %b",A,B,Cin,Sum,Cout);A<=4'd2;B<=4'd0;Cin=1'b0;#1 $display("A B Cin Sum Cout=%b %b %b %b %b",A,B,Cin,Sum,Cout);A<=4'd4;B<=4'd0;Cin=1'b1;#1 $display("A B Cin Sum Cout=%b %b %b %b %b",A,B,Cin,Sum,Cout);endendmodule4．根据FPGA开发板使用说明书，对设计文件中的输入、输出信号分配引脚。
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作业2：4位加法器设计
（1）任务设计带进位的4位二进制加法器。
（2）要求要考虑低位的进位。
进行仿真。
用ispLSI1016E-80LJ44实现。
步骤一：打开ispDesign EXPERT,单击file，选择new project，弹出如下创建新项目对话框，建子目录，在“保存在（I）”栏，用鼠标点击▼，任选可用区（盘），如 D：区（盘），用鼠标点击从右数的第三个小图标（新建文件夹），自动生成新建文件夹子目录，起一个项目文件夹名（应为便于你记住的英文或拼音），如liu2009，并用鼠标双击文件夹名。
选择 project type：Verilog HDL 。
步骤二：给项目起名（应为便于你记住的英文或拼音，如liu），用鼠标点击保存（S）。
选中器件为ispLSI1016E-80LJ44。
并用鼠标双击下图第一行，并给项目源文件加标题名如liu蓝条示（如将有多个项目源文件，加标题名时要加以区分，这里只针对一题，为了简单，标题名用 liu）。
图1.
步骤三：点击Source下拉选New,弹出窗口，选择上面左下角的Verilog Module ，设置名称如图所示：
步骤四：在TextEditer中编辑输入Verilog 语言源程序：
module liu1(a,b,c1,cout,sum);
output cout;
output[3:0] sum;
input[3:0] a,b;
input c1;
assign {cout,sum}=a+b+c1;
endmodule
步骤五：在Text Editor中点File下拉Save As,将源文件Liu1.v存D盘Liu2009,退出。
选择tools ，synplicity synplify synthesis，点击菜单栏上的“P”，ADD ：
步骤六：在如下界面下部点击Chang，确认选器件ispLSI1016E-80LJ44,并运行。
通过Done!在该界面点File下拉Save As,以Liu1保存，退出。
步骤七：在图1.（内容已发生变化）中左边选中ispLSI1016E-80LJ44。
右边选中constraint manager 双击。
弹出isp EXPERT Compiler 界面，点击Tools 下拉选Compile,系统将自动设置引脚。
步骤八：建立仿真测试向量。
在如下界面点击Source 下拉选New,弹出窗口，选择上面左边的ABEL Test Vectors 。
起名Liu2。
写测试向量文件。
module liang1 " Inputs
a_0_ pin;
a_1_ pin;
a_2_ pin;
a_3_ pin;
b_0_ pin;
b_1_ pin;
b_2_ pin;
b_3_ pin;
c1 pin; " Outputs
cout pin;
sum_0_ pin;
sum_1_ pin;
sum_2_ pin;
sum_3_ pin;
" Bidirs
x=.x.;
Test_vectors
([a_0_,a_1_,a_2_,a_3_,b_0_,b_1_,b_2_,b_3_,c1] -> [cout,sum_0_,sum_1_,sum_2_,sum_3_]) [0,0,0,0,0,0,0,0,1]->[x,x,x,x,x];
[1,0,1,0,1,1,0,1,0]->[x,x,x,x,x];
[0,1,0,0,0,0,1,0,1]->[x,x,x,x,x];
[1,1,0,1,0,1,0,0,0]->[x,x,x,x,x];
[0,1,1,0,0,0,1,0,1]->[x,x,x,x,x];
[1,1,0,0,1,0,0,1,0]->[x,x,x,x,x];
[1,1,1,1,1,1,1,1,1]->[x,x,x,x,x];
END
步骤九：完成后，在文本编辑窗点File下拉Save As,以Liu2保存，退出。
如下图示编译。
步骤十：进行功能仿真。
点击Simulate下拉选Run，进行一步到位的仿真。
得仿真波形。
下载文件生成。
自动设置的引脚。