2选1多路选择器

EDA：实验六2选1和4选1多路选择实验

实验六 2选1和4选1多路选择实验班级：通信1121 姓名：王密学号：1121302230一、实验目的：1、了解2选1和4选1的工作原理和实现的方法。

2、实现两个多路选择器,一个2选1,一个4选1。

3、学会用于VHDL语言进行程序设计。

二、实验原理：2选1当选择输入S为L时，Y输出A, 当S为H时，Y输出B。

当选择输入AB为LL时，Y输出D0, 当AB为LH时，Y输出D1, 当AB为HL时，Y输出D2,当AB为HH时，Y输出D3。

说明:sw1选择是控制4选1,还是2选1，sw1=1,为4选1，sw1=0,为2选1。

sw3,sw2为4选1的地址，sw4为2选1的地址。

三、实验连线：1、将EP2C5适配板左下角的JTAG用十芯排线和万用下载区左下角的SOPC JTAG口连接起来，万用下载区右下角的电源开关拨到 SOPC下载的一边。

2、请将JPLED1短路帽右插，JPLED的短路帽全部上插。

3、将实验板左端的JP103全部用短路帽接上（共八个）。

四、实验内容与步骤：（程序：EP2C5\muxsel\muxsel.sof）1、打开Quartus II 6.0软件，点击“File→OpenP roject”出现如下的对话框(图9.1)，选中muxsel,点打开即可；图9.12、点击“Tools-Programmer”后出现如下的对话窗口，3、在点”Edit→Add File………”出现如下对话框(图9.2)，在图9.3对话框中，选中EP2C5/muxsel/muxsel.sof项目后点击打开回到Programmer对话框, 在下载对话窗口中“选中Program/ Configure”,点击“Start”即进行下载。

图9.2图9.3现将muxsel.vhd原程序作如下说明：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_SIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY liu123 ISPORT (SW1:IN BOOLEAN;SW2:IN STD_LOGIC;SW3:IN STD_LOGIC;SW4:IN BOOLEAN;LED:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END liu123;ARCHITECTURE ADO OF liu123 ISSIGNAL RST_MUXSEL: STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL RST_MUXSEL2: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINPROCESS(SW1,SW2,SW3)beginIF (SW2='0' AND SW3 ='0') THEN RST_MUXSEL<="10101010";ELSIF (SW2='0' AND SW3='1' )THEN RST_MUXSEL<="01010101";ELSIF (SW2='1' AND SW3='0')THEN RST_MUXSEL<="10001000";ELSIF (SW2='1' AND SW3='1') THEN RST_MUXSEL<="01110111";ELSE RST_MUXSEL<="XXXXXXXX";END IF;E ND PROCESS;PROCESS (SW4)BEGINIF SW4 THENRST_MUXSEL2<="10100101";ELSERST_MUXSEL2<="01011010";END IF;END PROCESS;PROCESS(SW1,RST_MUXSEL,RST_MUXSEL2)BEGINcase sw1 iswhen true => LED<=RST_MUXSEL;when false => LED<=RST_MUXSEL2;END case;END PROCESS;END ADO;引脚分配（Cyclone EP2C5Q208C8）：sw1-P43,sw2-P44,sw3-P45,sw4-P46,led0-P13,led1-P14,led2-P15,led3-P30,led4-P3 1,led5-P33,led6-P34,led7-P35,管脚标号led0到led7分别接到8位的LED流水灯上，使用高低电平观察输出的结果，sw1到sw4接到拨码开关上，。

基于FPGA的2选1多路选择器设计

基于FPGA的2选1多路选择器设计1. 项⽬介绍多路选择器，也叫数据选择器或多路开关，在多路数据传送过程中，能够根据需要将其中任意⼀路选出来的电路。

数据选择器⽤于控制有效数据的输出，能够通过地址选择线来选定相应的通道作为输出，提⾼了数据的传输效率。

（数据分配器⽤于数据的传输途径，在信号传输过程中能够通过地址选择线选择传输信道）。

2. 设计要求设计⼀个2选1多路选择器，输⼊有两个单bit信号，和⼀个单bit的选择信号。

当选择信号为低电平时，将第⼀路信号输出，当选择信号为⾼电平时，将第⼆路信号输出。

3. 设计原理该设计命名为mux2_1，第⼀路信号命名为dataa，第⼆路信号命名为datab，选择信号命名为sel，输出信号命名为odata，系统框图如下图所⽰。

根据设计要求，得真值表：dataa datab sel odata00000010010001111001101011011111 根据真值表，得到逻辑表达式：转化为Verilog表达式为Odata = datab&sel | dataa&(~sel);4. 设计实现1module mux2_1(23input wire dataa,4input wire datab,5input wire sel,67output wire odata8 );910assign odata = (datab & sel) | (dataa & (~sel));1112endmodule5. 仿真验证1 `timescale 1ns/1ps23module mux2_1_tb();45reg dataa;6reg datab;7reg sel;89wire odata;1011 mux2_1 mux2_1_inst(12 .dataa (dataa),13 .datab (datab),14 .sel (sel),15 .odata (odata)16 );1718initial begin19 dataa = 1'b0; datab = 1'b0; sel = 1'b0; #20;20 dataa = 1'b0; datab = 1'b0; sel = 1'b1; #20;21 dataa = 1'b0; datab = 1'b1; sel = 1'b0; #20;22 dataa = 1'b0; datab = 1'b1; sel = 1'b1; #20;23 dataa = 1'b1; datab = 1'b0; sel = 1'b0; #20;24 dataa = 1'b1; datab = 1'b0; sel = 1'b1; #20;25 dataa = 1'b1; datab = 1'b1; sel = 1'b0; #20;26 dataa = 1'b1; datab = 1'b1; sel = 1'b1; #20; 27end2829endmodule参考资料：（1）；。

EDA实验报告

EDA 实验报告实验一：组合电路的设计实验内容是对2选1多路选择器VHDL 设计，它的程序如下：ENTITY mux21a ISPORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a;ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGIN d <= a AND (NOT S) ; e <= b AND s ; y <= d OR e ;END ARCHITECTURE one ;Mux21a 仿真波形图以上便是2选1多路选择器的VHDL 完整描述，即可以看成一个元件mux21a 。

mux21a 实体是描述对应的逻辑图或者器件图，图中a 和b 分别是两个数据输入端的端口名，s 为通道选择控制信号输入端的端口名，y 为输出端的端口名。

Mux21a 结构体可以看成是元件的内部电路图。

最后是对仿真得出的mux21a 仿真波形图。

Mux21a 实体Mux21a 结构体实验二：时序电路的设计实验内容D触发器的VHDL语言描述，它的程序如下：LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY DFF1 ISPORT (CLK : IN STD_LOGIC ;D : IN STD_LOGIC ;Q : OUT STD_LOGIC );END ;D触发器ARCHITECTURE bhv OF DFF1 ISBEGINPROCESS (CLK)BEGINIF CLK'EVENT AND CLK = '1'THEN Q <= D ;END IF;END PROCESS ;END bhv;D触发器的仿真波形图最简单并最具代表性的时序电路是D触发器，它是现代可编程ASIC设计中最基本的时序元件和底层元件。

(完整word版)2选1多路选择器数选器muxverilog

2 实验22。

1 实验内容题目：设计一个1位的二选一多路选择器要求：1.使用门级描述实现 2。

使用逻辑表达式实现 3。

使用if条件语句实现4。

出现正确的仿真波形，无需板子上验证。

2.2 实验步骤1.系统设计设计1位2选1选通器需要三个输入一个输出，其中中输入需要1根地址线两根数据线.设输入一位数据a,b,地址为addr,输出为Out,根据2to1选通器的特点，可得其逻辑表达式为：_______out=a·addr+b·addr（1）门级描述需要两个与门一个非门一个或门，其中所有变量均为wire类型，且需要三个wire类型中间变量储存信号.（2）逻辑表达式源代码中用assign out=sel？a：b;或 assign out=(a＆sel)｜(b＆～sel)；（3）If条件语句If语句在always语句中进行判断。

2.RTL原理图（1）门级结构（2）逻辑语句使用两种逻辑语句进行RTL分析结果略有不同,out=sel?a：b;会分析出来一个2选1选通器而out=（a＆sel）｜（b＆～sel)；分析结果与门级结构类似1）out=sel？a:b;2）out=（a＆sel)|（b&～sel）；(3）if语句3.重要源代码及注释(1)门级结构module mux2_1(a，b，out,addr)；input a，b,addr；output out;wire naddr,a1,b1；//定义中间变量not (naddr,addr）;and (b1，b,naddr)；and (a1,a，addr）；or (out，a1,b1）；endmodule（2）逻辑语句module luoji(input a,input b，input sel,output out）；assign out=（a＆sel)|(b＆～sel)；endmodule（3)if语句module mux2_1if（a，b,sel，out);input a,b，sel；output out;reg out;always@（a or b or sel）beginif（sel) out=a;else out=b；end2。

实验一 2选1多路选择器1

本科学生综合性实验报告学号114090317 姓名李明旭学院物电学院专业、班级11电子实验课程名称电子设计自动化（EDA实验）教师及职称罗永道（副教授）开课学期2013 至2014 学年下学期填报时间2014 年05 月06 日实验序号 1 实验名称 2选1多路选择器及其VHDL 描述实验时间 2014年05月04日实验室同析3栋楼114一．实验预习 1.实验目的:(1) 掌握2选1多路选择器的工作原理；(2) 掌握VHDL 编程语言的使用和设计方法；(3) 掌握Quartus II 软件的使用和工程的开发流程。

2．实验原理、实验流程或装置示意图：在数字电路中2选1多路选择器具备了组合逻辑电路的简单性和经典性的特征。

本实验以此电路模块来学习对应的VHDL 表达及其设计，同时练习使用Quartus II 软件的开发流程。

2选1多路选择器（假设此模块的器件名是mux21a ）的电路模型或元件图如图1所示。

图中，a 、b 是两个数据选择通道输入端口；s 是通道选择控制信号端；y 是数据输出端；当s 取值分别为0和1时，输出端y 将分别输出来自输出口a 和b 的数据。

此选择器对应的逻辑电路图2，可以认为是此多路选择器的内部电路结构。

图1 mux21a 实体NOTinstAND2inst3AND2inst4OR2inst5VCCaINPUTVCCbINPUT VCCsINPUT yOUTPUT图2 mux21a 结构体3．实验设备及材料电脑一台，QuartusII 实验平台4．实验方法步骤及注意事项实验方法步骤：（1）打开计算机；（2）打开Quartur II软件，编写和调试实验代码，然后进行试验仿真。

注意事项：实验过程中认真分析实验原理编写代码，防止书本、书包等物品与实验设备接触，以免造成不必要的麻烦。

二．实验内容1．实验现象与结果2选1多路选择器的VHDL描述1：entity mux21a isport(--定义输入输出端口a:in bit;b:in bit;s:in bit;y:out bit);end entity mux21a;architecture one of mux21a is beginy<=a when s='0'else b;end architecture one;编译报告为：其仿真波形如下所示：其中a，b，s，都分别赋给不同频率的时钟信号RTL图为：符号图为：2选1多路选择器的VHDL描述2：library ieee;use ieee.std_logic_1164.all;entity mux21a isport (a,b,s:in std_logic;y:out std_logic );end entity mux21a;architecture one of mux21a issignal e:std_logic;signal d:std_logic;begind<=a and (not s);e<=b and s ;y<=d or e;end architecture one;编译报告为：其仿真波形如下所示：RTL图为：符号图为：2选1多路选择器的VHDL描述3：library ieee;use ieee.std_logic_1164.all;entity mux21a isport(a,b,s:in std_logic;y:out std_logic);end entity mux21a;architecture one of mux21a isbeginprocess(a,b,s) beginif s='0' then y<=a;else y<=b;end if;end process;end architecture one ;编译报告为：其仿真波形如下所示：RTL图为：符号图为：2．对实验现象、实验结果的分析及其结论从三个仿真波形都可以看出当s=0时y=a，s=1时y=b。

2选1选择器的VHDL设计课件

3.1 多路①可以使用26个英文字母，数字0-9以及下划线“_”，且只能以英文字母开头；
②不区分大小写；最长不超过64个字符；
③必须是单一下划线，且下划线前后都必须有英文字母或数字；
6、端口定义语句port和端口模式端口模式
IN 输入端口，定义的通道为单向只读模 OUT 式输出端口，定义的通道为单向输出模 INOUT 式定义的通道确定为输入输出双向端口 BUFFER 缓冲端口，其功能与INOUT类似
3、界符标点符号“；”表示VHDL中语句的结束；
3.1 多路选择器的VHDL描述
4、实体和结构体
实体和结构体是VHDL程序的两个基本组成部分；其中实体主要用于定义电路或系统的外部端口；结构体用于定义内部逻辑功能或电路结构。
ENTITY e_name IS PORT ( p_name : port_m
-- 注意，赋值条件的数据类型必须是boolean
3.1 多路选择器的VHDL描述
思考 ❖还有没有其它方法实现二选一？ ❖n选一的多路选择器怎么设计？
3.1 多路选择器的VHDL描述
9、赋值符号<=
信号赋值符号“<=”，表示将符号右端的值赋值给左端的信号； 10、关系运算符=
等号“=”没有赋值的含义，也不是相等的意思，而是关系运算符，只是一种数据比较符号,其结果只有两种情况，要么为真true，条件成立；要么为假false，条件不成立。表达式 WHEN 赋值条件 ELSE
END ARCHITECTURE one ;
3.1 多路选择器的VHDL描述
3.1 多路选择器的VHDL描述
entity 实体
architecture 结构体
实体 mux21a1

二选一多路选择器原理

二选一多路选择器原理二选一多路选择器（Multiplexer，简称MUX）是一种能够将多个输入信号选中其中一个并输出的数字逻辑电路。

在数字电路中，MUX是一种广泛应用的电路之一，在数字信号处理、通信、计算机等领域都有着非常重要的作用。

二选一多路选择器通过一组控制信号，将多个输入信号中的一个输出到信号线上。

其结构通常由选择输入端、数据输入端和输出端组成。

多路选择器的输入端可选输入多个数据信号，由控制信号确定输出哪一个数据信号到输出端，因此多路选择器也称为“数据选择器”。

为了更好地理解多路选择器的原理，以下将多路选择器原理分为三个部分：1. 控制器多路选择器的控制器表示多路选择器的选择输入端，用于选择哪个输入端输出到输出端。

多路选择器的控制信号可以是一个或多个不同的信号，但这些信号所代表的值必须是二进制值。

多路选择器的控制器可以使用 AND 或 OR 门实现，当控制信号和输入信号同时为 1 时，对应输入信号会输出到输出线上。

2. 数据输入多路选择器的数据输入就是该选择器的多个输入端。

可以选择其中的一个输入端作为输出，这个输出端的值等于该输入端的值。

这些输入信号可以是数字信号、模拟信号或混合信号。

3. 输出多路选择器的输出端是计算机或其他设备使用的信号线。

多路选择器的输出值取决于选择输入端和输入端的状态。

当控制器的状态为0 时，多路选择器输出与第一个输入信号连接的值。

当控制器为 1 时，多路选择器输出与第二个输入信号相连的值。

这个选择过程由控制器完成。

综上所述，二选一多路选择器是一种能够将多个输入信号中的一个输出的数字逻辑电路。

其结构由选择输入端、数据输入端和输出端组成。

多路选择器通过一组控制信号，确定输出哪一个数据信号到输出端。

在数字信号处理、通信、计算机等领域中，多路选择器都有着广泛的应用，是非常重要的电路之一。

列表：1. 二选一多路选择器是什么？2. 多路选择器的控制器是如何实现的？3. 多路选择器的数据输入是什么？4. 多路选择器的输出是什么？5. 多路选择器在哪些领域有广泛的应用？。

2选1多路选择器数选器muxverilog

2 实验22.1 实验内容题目：设计一个1位的二选一多路选择器要求：1.使用门级描述实现 2.使用逻辑表达式实现 3.使用if条件语句实现4.出现正确的仿真波形，无需板子上验证。

2.2 实验步骤1.系统设计设计1位2选1选通器需要三个输入一个输出，其中中输入需要1根地址线两根数据线。

设输入一位数据a,b,地址为addr，输出为Out,根据2to1选通器的特_______点，可得其逻辑表达式为：out=a·addr+b·addr（1）门级描述需要两个与门一个非门一个或门，其中所有变量均为wire类型，且需要三个wire类型中间变量储存信号。

（2）逻辑表达式源代码中用assign out=sel?a:b;或assign out=(a&sel)|(b&~sel);（3）If条件语句If语句在always语句中进行判断。

2.RTL原理图（1）门级结构（2）逻辑语句使用两种逻辑语句进行RTL分析结果略有不同，out=sel?a:b;会分析出来一个2选1选通器而out=(a&sel)|(b&~sel);分析结果与门级结构类似1）out=sel?a:b;2）out=(a&sel)|(b&~sel);（3）if语句3.重要源代码及注释（1）门级结构module mux2_1(a,b,out,addr);input a,b,addr;output out;wire naddr,a1,b1;//定义中间变量not (naddr,addr);and (b1,b,naddr);and (a1,a,addr);or (out,a1,b1);endmodule（2）逻辑语句module luoji(input a,input b,input sel,output out);assign out=(a&sel)|(b&~sel);endmodule（3）if语句module mux2_1if(a,b,sel,out);input a,b,sel;output out;reg out;always@(a or b or sel)beginif(sel) out=a;else out=b;end2.3 结果分析1．Testbench代码（3种方式testbench 中代码类似，此处以if语句为例）module mux2_1if_tb();reg a,b,sel;mux2_1if m1(a,b,sel,out);initialbegina=0;b=0;sel=0;endalwaysbegin#10 a<=~a;endalwaysbegin#20 b<=~b;endalwaysbegin#15 sel<=1;#8 sel<=0;endendmodule2．仿真波形图（1）门级结构（2）逻辑语句（3）If语句3．说明三种方式均定义当选择端值为1时输出a，选择端值为0输出b；其中逻辑语句与if语句testbench部分代码相同，门级结构咯有不同，三种波形仿真图像均正确，符合2选1选通器功能。

EDA技术使用教程课后答案第4章

4.2.2 VHDL描述的语言现象说明描述的语言现象说明 5. 不完整条件语句与时序电路
【例4-8】】 ... IF a1 > b1 THEN q1 <= '1' ; ELSE q1 <= '0' ; END IF; ...
的电路图（综合）图4-6 例4-8的电路图（Synplify综合）的电路图综合
图4-2 mux21a结构体结构体
KX
康芯科技
4.1 多路选择器的多路选择器的VHDL描述描述
4.1.1 2选1多路选择器的选多路选择器的多路选择器的VHDL描述描述
【例4-1】】 ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN y <= a WHEN s = '0' ELSE END ARCHITECTURE one ;
KX
康芯科技
4.2 寄存器描述及其寄存器描述及其VHDL语言现象语言现象
4.2.2 VHDL描述的语言现象说明描述的语言现象说明 2. 设计库和标准程序包
LIBRARY LIBRARY WORK ; STD ;
图4-4 D触发器
USE STD.STANDARD.ALL ; 使用库和程序包的一般定义表式是：使用库和程序包的一般定义表式是： LIBRARY USE <设计库名>; 设计库名>
< 设计库名>.<程序包名>.ALL ; 设计库名> 程序包名>

2选1多路选择器的VerilogHDL设计

说明：各学院（实验中心）可根据实验课程的具体需要和要求自行设计和确定实验报告的内容要求和栏目，但表头格式按照“实验项目名称”栏以上部分统一。
三、实验HDL描述：
四、仿真结果：
由上图可见，当输入的s为高电平时，输出的y和a的波形一致；而当输入的s为低电平时，输出的y和b一致。
五、引脚锁定：
六、硬件测试结果：
上图为通过JTAG接口下载程序
实验效果：按下和松开键1，SPEAKER会发出不同的尖叫声，证明电路运行正确。
七、实验心得:
通过本次实验，初步了解了QuartusII的基本操作方法，根据PPT和老师的详细讲解，熟悉了2选1多路选择器的文本编辑输入和仿真设置及测试。有了这次入门实验的经验，为后续实验打下了良好的基础。
2、学习简单组合电路的设计、仿真和硬件测试。
二、实验内容：
按照PPT文件“Quartus II 9.0基本设计流程-VerilogHDL.ppt”所讲述的步骤，利用QuartusII完成2选1多路选择器的文本编辑输入(mux21a.v)和仿真测试等步骤，给出仿真波形。
若目标器件是EP3C40Q240C8N，建议选实验电路模式5，用键1作为控制端s；a和b分别接clock5、clock0，输出信号y接扬声器speaker。通过短路帽选择clock0接256Hz信号，clock5接1024Hz。最后进行编译、下载和硬件测试实验。
附表1：
广州大学学生实验报告
开课学院及实验室：物理与电子工程学院-电子楼317室2016年4月18日
学院
物电
年级、专业、班
姓名
Jason.P
学号
实验课程名称
EDA技术实验
成绩
实验项目名称
2选1多路选择器的VerilogHDL设计

2选1多路选择器的VHDL描述

一、实验目的
1.学会使用VHDL语言并熟悉；
用VHDL语言完成2选1多路选择器设计和8位硬件加法器VHDL设计；
2.
二．实验设备：
名称规格数量
计算机586及以上1台
Quartus II软件 6.0以上
三、实验内容及步骤
1.利用VHDL语言完成2选1多路选择器的设计
1）.打开Quartus II新建打开VHDL界面，输入程序，并保存名为mux21a.vhdl，程序如图3－1：
图3－1VHDL语言描述
在窗口中点击compile,编译成功如图3－2:
图3－2
2). 编译成功后，新建波形文件。

将上述描述语言进行波形仿真。

编译成功如图3－3，仿真波形如下图3－4
图3－3
图3－4仿真波形图
由此可得到结构图，如图3－5
图3－5
8位硬件加法器的VHDL设计
1.如同2选1多路选择器的设计类似，输入VHDL描述语言，保存到adder8b 工程中。

描述语言如下图3-6
图3-6
2.编译成功后，新建波形文件。

将上述描述语言进行波形仿真。

仿真波形如下图3-7
图3－7
通过对波形的分析可知，达到设计目的。

四、实验小结
1.多路选择器是典型的组合电路，应该熟悉它们。

2.通过此次实验，可知主要考察通过VHDL语言编译器件的能力，因此对语言的描述一定要到位。

3.通过本次实验对VHDL描述语言的语法又有了更进一步的认识和熟悉，从整体上把握VHDL程序的基本结构和设计特点，为以后编辑大型器件奠定了厚实的基础。

二选一数据选择器

二选一数据选择器目录一：数据选择器的基本原理 (3)二电路逻辑功能 (2)2.1 电路逻辑图 (2)2.2真值表与表达式 (3)2.3电路设计及仿真 (3)三版图设计 (5)3.1总体版图设计及DRC验证 (5)3.1.1数据选择器版图设计步骤 (5)3.1.2版图验证 (8)3.2版图仿真 (9)四数据选择器版图LVS对比 (10)五结论及体会 (12)一：数据选择器的基本原理数据选择器是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去，实现数据选择功能的逻辑电路称为数据选择器。

它的作用相当于多个输入的单刀多掷开关，其示意图如下：图1 n位通道选择信号数据选择器除了可以实现一些组合逻辑功能以外，还可以做分时多路传输电路、函数发生器及数码比较器等。

常见的数据选择器有4选1、8选1、16选1电路。

在多路数据传送过程中，能够根据需要将其中任意一路选出来的电路，叫做数据选择器数据选择器(MUX)的逻辑功能是在地址选择信号的控制下，从多路数据中选择一路数据作为输出信号下图所示为二选一数据选择器原理图，a,b为输入端，sel为控制端，out为输出端图1-1数据选择器原理图二电路逻辑功能2.1 电路逻辑图=+(S是数据选择控制端，S为0时选择A，为1时选S择B）Y SA SB要实现2选1选择器，逻辑电路图如下所示图2-1数据选择器逻辑电路图2.2真值表与表达式二选一数据选择器逻辑表达式为：Y SA SB =+根据逻辑表达式所列真值表如下图所示图2-2数据选择器真值表图2.3电路设计及仿真根据原理电路图并使用S-Edit 软件设计出数据选择器的电路图及对应符号图如下：S A B Y 01 1 1 1 0 1 0 1 0 0 0 0 1 1 1 1 1 0 0 0 1 1 0图2-3数据选择器符号图根据符号图并使用S-Edit软件设计出的数据选择器电路图如下所示图2-4数据选择器电路图导出的SPICE文件，如下图所示图2-5 spice文件加载包含文件，如下图所示图2-6 加载后的SPICE文件在其基础上进行仿真：下图从上到下依次为Y. S B A,结合逻辑表达式及真值表可知，电路为正确的图2-7 模拟波形仿真图三版图设计3.1总体版图设计及DRC验证3.1.1数据选择器版图设计步骤（1）新建文件夹：在电脑本地磁盘新建文件夹，文件夹名为shuju。

EDA实验报告8位二选一多路选择器

学号：201400800093 姓名：胡玲专业：电子信息科学与技术科目：电子设计自动化EDA 实验名称：8位二选一多路选择器
一．实验要求
实验要求：1通过有限状态机的VHDL设计初步了解VHDL表达和设计电路的方法2根据学过的一位二选一选择器改进VHDL语言而掌握8位二选一多路选择器
三．RTL图
四．波形仿真图：
由源代码可知a_fin=a_dis,b_fin=b_dis,但由波形仿真图可知在同一时刻它们并不一定相等，而是存在延迟，结果s_fin也是和对应的输入值存在延迟，如果不考虑延迟，结果正确。

例：t=40ns时输入是1010+0001结果是1011，无进位。

五：实验结果
1.用开关sw17-14表示输入的四位二进制A（17-14分别表示A0-A3），并用LEDR17-14显示。

sw13-10表示输入四位二进制B（13-10分别表示B3-B0）并用LEDR13-10显示。

KEY0用于复位KEY1用于做时钟信号LEDR3-0表示输出的四位二进制数LEDG8（绿灯）显示进位输出。

2.按下复位键—用开关确定输入值（例如输入为1111+1000）—按下时钟信号键—可显示红灯为0111以及绿灯亮有进位。

3.可知结果正确。

六．实验体会及心得
1.做实验前先预习实验内容，学以致用和大胆改进很重要。

2.代码写错没关系，几十个错误也没关系，不能复制粘贴那样学不到东西，与同学探讨很有意义，最后结果出来再回过头研究代码会觉得更了解每一步代码。

3.实验过程中切记避免心浮气躁，急于出结果，如果实在没思路可以看同学代码但一定要看懂在之上进行改变看结果。

二选一多路选择器实验报告

实验名称：二选一多路选择器实验目的：通过简单、完整而典型的VHDL设计，初步了解用VHDL表达和设计电路的方法，并对由此而引出的VHDL语言现象和语句规则加以有针对性的说明。

实验原理：二选一多路选择器功能描述：输入端口a,b输入信号，在通道选择控制输入端口s输入低电频时，输出端口y输出a输入端口信号；在通道选择控制输入端口s输入高电频时，输出端口y输出b输入端口信号。

实验内容:一、二选一多路选择器程序录入：ENTITY mux21a ISPORT(a,b:IN BIT;s:IN BIT;y:OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGINy<=a WHEN s='0' ELSE b;END ARCHITECTURE one;二、文件存盘及创建工程，文件名和工程名为mux21a三、对源程序进行全程编译，如有错误进行修改，直到编译成功。

编译成功的界面如下图：四、得出二选一多路选择器的电路图，如下图五、时序仿真：（１）打开波形编辑器。

（２）设置仿真时间区域（此次仿真域时间设为５us）。

（３）波形文件存盘。

（４）将工程的端口信号选入波形编辑器中。

（５）编入输入波形（输入激励信号）。

（６）总线数据格式设置。

（７）仿真器参数设置。

（８）启动仿真。

（９）观察仿真结果。

结果如下图：实验心得：1、通过本节上机实验，初步了解了VHDL语言现象和语句规律。

2、程序很简单，按照示例程序输入没有什么错误。

主要是通过这个简单程序了解了时序仿真的全过程，以及通过对输入波形的调整达到清晰美观时序仿真效果的调试方法。

3、实验后基本能从整体上把握VHDL程序的基本结构和设计特点。

掌握固定表达句式，实体内容还是跟C语言语法相似。

算是入门了。

二选一数据选择器原理

二选一数据选择器原理在数据处理和分析的过程中，我们经常会遇到需要从两个或多个选项中选择一个的情况。

这就需要用到二选一数据选择器，它能够根据特定的条件从多个选项中选择一个作为输出。

本文将介绍二选一数据选择器的原理及其应用。

二选一数据选择器是一种逻辑电路，它有多个输入端和一个输出端。

根据输入端的条件，选择器会从多个输入信号中选择一个作为输出。

常见的二选一数据选择器包括多路选择器（Multiplexer）和开关（Switch）。

多路选择器是一种常用的二选一数据选择器，它有两个输入端和一个控制端。

当控制端为0时，多路选择器输出第一个输入端的信号；当控制端为1时，多路选择器输出第二个输入端的信号。

多路选择器的原理是利用控制端的信号来选择输出端的信号，从而实现二选一的功能。

开关也是一种常见的二选一数据选择器，它有两个输入端和一个控制端。

当控制端为0时，开关输出第一个输入端的信号；当控制端为1时，开关输出第二个输入端的信号。

开关的原理和多路选择器类似，都是通过控制端的信号来选择输出端的信号。

二选一数据选择器在数字电路和逻辑电路中有着广泛的应用。

例如，它可以用来实现数据的选择和切换，用来选择不同的输入信号进行处理和分析。

在计算机系统中，二选一数据选择器也被广泛用于控制信号的选择和传输，实现数据的多路复用和解复用。

除了在电路中的应用，二选一数据选择器在现实生活中也有着广泛的应用。

例如，智能家居系统中的智能开关就是一种二选一数据选择器，它可以根据用户的控制信号选择不同的电器进行控制。

另外，自动化生产线中的传感器选择器也是一种二选一数据选择器，它可以根据传感器的信号选择不同的操作信号进行控制。

总之，二选一数据选择器是一种非常重要的逻辑电路，它能够根据特定的条件从多个选项中选择一个作为输出。

它在数字电路、逻辑电路和现实生活中都有着广泛的应用，是数据处理和控制领域中不可或缺的一部分。

通过了解二选一数据选择器的原理和应用，我们可以更好地理解和应用它，为数据处理和控制系统的设计和优化提供更多的思路和方法。

计算机组成原理多路选择器实验报告

计算机组成原理实验三多路选择器实验．．．．．．．．．．．．．．．姓名：陈衍席学号:1205110125 网工1202实验环境】1. Windows 2000 或Windows XP2. QuartusII9.1 sp2、DE2-115计算机组成原理教学实验系统一台，排线若干。

【实验目的】本次实验要求掌握各种多路选择器的设计与实现。

【实验要求】可以利用原理图设计并实现1位、8位和32位2选1多路选择器、32位4选1、32位32选1多路选择器。

其中32位4选1和32位32选1多路选择器，可以借用系统自带的元件库LPM_MUX元件。

【实验原理】多路选择器（Multiplexer）又称数据选择器或多路开关，是一种多个输入、一个输出的器件。

其功能是在选择控制码（地址）电位的控制下从几路数据输入中选择一路并将其送到一个公共输出端，也就是经过多路选择把多个通道的数据传输到唯一的公共数据通道上。

因此，实现数据选择功能的逻辑电路称为多路选择器。

如图所示，为4选1多路选择器示意图：多路选择器的功能类似于一个多掷开关。

如果它有两路数据A0和A1，则选择控制信号S，从两路数据中选中某一路数据送至输出端Y。

此时，其功能相当于多个输入的单刀多掷开关。

2选1多路选择器真值表如下所示；由上表可以推出2选1多路选择器输入、输出逻辑关系式为：【实验步骤】3.1 1位2选1多路选择器的设计由逻辑关系式可知，当S为0时，Y的值由A0确定；当S为1时，Y的值由A1确定，由此可以创建1位2选1多路选择器的原理图。

（1）创建如图所示1位2选1多路选择器的原理图文件：（2）文件编译（3）功能仿真仿真及结果分析：在65s--80ns之间，A0=0，A1=1，当S=1时，Y=1；S=0时，Y（4）生成原理图元器件如图，点击【File】-->【Create/Update】-->【Create Symbol Files for Current File】，完成元件封装。

双二选一多路选择器

双⼆选⼀多路选择器这是⼀个双⼆选1多路选择器的原理图，⽤VHDL语⾔描述，需要⽤到元器件例化语句。

⾸先编写2选⼀多路选择器。

entity mux21a isport(a,b,c:in bit;y：out bit)；end;architecture bhv of mux21a isbeginprocess(a,b,c)beginif s='0' then y<=a; else y<=b;end if;end process;end architecture bhv;其电路逻辑：当y输出⾼电平'1'时，s='0',a=1(b不考虑)s='1',b=1(a不考虑)当y输出低电平‘0’时，s='0',a=0(b不考虑)s='1',b=0(a不考虑)双2选1多路选择器程序entity muxk isport(a1,a2,a3,s0,s1:in bit;outy:out bit);end;architecture bhv of muxk iscomponent mux21aport(a,b,s:in bit;y:out bit);end component;signal tmp:bit;beginu1:mux21a port map(a=>a2,b=>a3,s=>s0,y=>tmp);u2:mux21a port map(a=>a1,b=>tmp,s=>s1,y=>outy);end architecture bhv;其电路逻辑：当输出为⾼电平'1'时，s1=0.a1=1(s0,a2,a3不考虑)s1=1,s0=0,a2=1(a1,a3不考虑)s0=1,a3=1(a1,a2不考虑)当输出为低电平'0'时，s1=0，a1=0(s0,a2,a3不考虑)s1=1, s0=0,a2=0(a1,a3不考虑)s1=1,s0=1,a3=0(a1,a2不考虑)VHDL例化语句例化语句由两部分组成，第⼀部分是将⼀个现成的设计实体定义为⼀个元件，语句的功能是对待调⽤的这个元器件做出调⽤声明。

双二选一多路选择器课程设计

双二选一多路选择器课程设计1.实验目的2.电路设计过程2.1设计二选一多路选择器2.2设计双二选一多路选择器3.仿真结果3.1创建工程准备工作3.2创建新工程3.3编译前置3.4全程编译3.5时序仿真4.总结一、实验目的1、学会利用Quartus Ⅱ软件的原理图输入方法设计简单的逻辑电路；2、熟悉Quartus Ⅱ软件的VHDL文本设计流程全过程；3、学习简单组合电路的设计，层次化的设计方法4、熟悉利用Quartus Ⅱ软件对设计电路进行仿真的方法；二、电路设计过程1、设计2选1多路选择器a. 使用Quartus建立工程准备项目①新建一个文件夹。

在d盘中，路径为D:\wangchen 。

②打开Quartus软件③从【File】>>【New】>>【VHDL】新建文本编译窗口，出现新建项目框。

④输入源程序，编写2选1多路选择程序2选1多路源程序如下：ENTITY mux21a ISPORT (a,b,s:IN BIT;y:OUT BIT);END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGINPROCESS(a,b,s)BEGINIF s='0' THEN y<=a; ELSE y<=b; END IF;END PROCESS;END ARCHITECTURE one;⑤文件存盘选择File→Save As命令，找到已建立的文件夹D:\ wangchen，存盘文件名应与实体的名字一致，即mux21a，其界面窗口如下图所示。

b创建工程①打开建立新工程管理窗,选择File→New Preject Wizard工具选项创建设计工程命令，即弹出“工程设置”对话框如下图所示，单击对话框最上第一栏右侧的“…”按钮，找到文件夹D:\wangchen，选种已存盘的文件mux21a，再单击打开按钮，既出现如图所示的设置情况. 使用New Project Wizard可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称，还可以指定要在工程中使用的设计文件、其他源文件、用户库和EDA工具，以及目标器件系列和具体器件等。

实验一 2选1多路选择器的设计

input a1; input a2; input a3; input s0; input s1; output outy; wire outy;
wire tmp;
mux21a u1 (.a(a2), .b(a3), .s(s0), .y(tmp)); mux21a u2 (.a(a1), .b(tmp), .s(s1), .y(outy)); endmodule
(4 )实验内容2(附加实验内容，有时间同学做）：
将设计的多路选择器看成是一个元件mux21a ，利用模块调用来描述下图，并将此文件放在同一目录中。
u1MUXKFra biblioteka1 MUX21A
a2
a
a3
b
tmp y
s1
s
u2
MUX21A a
b
y
s
outy
s0
以下是参考程序：
module MUXK (a1, a2, a3, s0, s1, outy);
4预习报告在每次实验开始时交老师签字考勤依据之二实验完成老师检查并提问后在实验操作栏签字并给出操作分数
实验一简单组合电路的设计
(1) 实验目的：
熟悉QUARTUSⅡ的Verilog HDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。
(2) 实验内容1：
按照 QUARTUSII 应用向导给出的步骤，利用 QUARTUSⅡ完成2选1多路选择器的文本编辑输入(mux21a.v)和仿真测试等步骤，给出仿真波形。最后在实验系统上进行硬件测试，实际验证本项设计的功能。
(5) 实验报告：
根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。