基本RS触发器原理

基本RS 触发器原理

图4-1(a)是由两个“与非”门构成的基本R-S 触发器,(b)是其逻辑符号。RD 、SD 是两个输入端，Q 及y 是两个输出端。

正常工作时，触发器的Q 和y 应保持相反，因而触发器具有两个稳定状态：

1）Q=1，y=0。通常将Q 端作为触发器的状态。若Q 端处于高电平，就说触发器是1状态；

2）Q=0，y=1。Q 端处于低电平，就说触发器是0状态；Q 端称为触发器的原端或1端，y 端称为触发器的非端或0端。

由图4-1可看出，如果Q 端的初始状态设为1，RD 、SD 端都作用于高电平（逻辑

1），则y 一定为0。如果RD 、SD 状态不变，则Q 及y 的状态也不会改变。这是一个稳定状态；同理，若触发器的初始状态Q 为0而y 为1，在RD 、SD 为1的情况下这种状态也不会改变。这又是一个稳定状态。可见，它具有两个稳定状态。 输入与输出之间的逻辑关系可以用真值表、状态转换真值表及特征方程来描述。

图4

（一）真值表

R-S 触发器的逻辑功能，可以用输入、输出之间的逻辑关系构成一个真值表(或叫功能表)来描述。

1、当RD =0，SD=1时，不论触发器的初始状态如何，y 一定为1,由于“与非”门2的输入全是1，Q 端应为0。称触发器为0状态，RD 为置0端。

2、当RD =1，SD=0时，不论触发器的初始状态如何，Q 一定为1,从而使y 为0。称触发器为1状态，SD 置1端。

3、当RD =1，SD =1时，如前所述，Q 及y 状态保持原状态不变。

4、当RD =0，SD =0时，不论触发器的初始状态如何，Q=y=1，若RD 、SD 同时由0变成1，在两个门的性能完全一致的情况下, Q 及y 哪一个为1，哪一个为0是不定的，在应用时不允许RD 和SD 同时为0。

综合以上四种情况，可建立R-S 触发器的真值表于表1。应注意的是表中RD = SD =0的一行中Q 及y 状态是指RD 、SD 同时变为1后所处的状态是不定的，用Ф表示。

由于RD =0，SD =1时Q 为0，RD 端称为置0端或复位端。相仿的原因，SD 称置

1端或置位端。

时钟控制电平触发R-S触发器原理

输入信号只在某一特定的时刻起作用，即按一定的节拍将输入信号反映在触发器的输出端，这就需要增加一个控制端，只有在控制端作用脉冲时触发器才能动作，至于触发器输出变为什么状态，仍由输入端R及S的信号决定，这种触发器叫做时钟控制电平触发R-S触发器，简称为时钟R-S触发器或钟控R-S触发器。

需要指出的是由这种R-S触发器构成移位寄存器，必须严格地控制时钟脉冲的宽度（应大于三个“与非”门的平均时延时间，而小于四个平均时延时间），太窄各触发器不能稳定地翻转，太宽会在一个时钟脉冲作用时间内数据连续往右移，这是不允许的，对于时钟脉冲的这种严格要求是很难做到的，因而实用的

R-S触发器还需要将电路作进一步改进。