一个异步FIFO的设计示例

一、异步FIFO 技术规 1. 总体描述

1.1. 功能定义

异步FIFO ( First In First Out)指的是在两个相互独立的时钟域下, 数据从一个时钟域写入FIFO 而另一个时钟域又从这个FIFO 中将数据读出。 本设计用8*256的RAM 实现异步FIFO 。 具体功能：

1． 写使能有效，且FIFO 不为满时，在写时钟的上升沿向FIFO 中写入数据。 2． 读使能有效，且FIFO 不为空时，在读时钟的上升沿从FIFO 中读出数据。 3． 当FIFO 写满时产生满信号，当FIFO 读空时产生空信号。

1.2. 应用围

异步FIFO 是用来作为缓冲的存储器, 它能对数据进行快速、顺序的存储和发送, 主要用来解决不同速率器件间的速率匹配问题。

2. 引脚描述

图1

2.1. 引脚功能描述

2.2.引脚时序描述

当写满时full由低变高，当读空时empty由低变高。只要不为满full就为低，不为空empty就为低。

3.顶层模块划分

图2

顶层模块说明：

1．ram_fifo ：存储器模块，用于存放及输出数据；

2．w_addr_reg : 保存访问RAM的写地址；

3．r_addr_reg : 保存访问RAM的读地址；

4．w_addr_adder : 计算RAM下一个写地址；

5．r_addr_adder: 计算RAM下一个读地址；

6．cmp : 将读地址和写地址进行比较产生空满标志。

设计思想说明：

FIFO满空的判定：当读地址的值加1之后等于写地址的值时，表明FIFO写满，当写地址的值加一之后等于读地址的值时，表明FIFO读空。在初始状态时FIFO的读地址在RAM 的中间位置，写地址在RAM的开始位置，所以初始状态FIFO不满也不空。空满信号的产生由组合电路产生。

4.功能模块描述

ram_fifo：RAM存储器。用8*256双口RAM实现。

4.2.w_addr_reg模块

w_addr_reg模块：写地址寄存器。用来寄存写地址加法器输出的地址。

4.3.r_addr_reg模块

r_addr_reg模块：读地址寄存器。用来寄存读地址加法器输出的地址。

4.4.w_addr_adder模块

w_addr_adder模块：写地址加法器。把写地址寄存器的输出加一，即表示当前写地址的下一地址位。当w_en为低时停止累加。

4.5.r_addr_adder模块

r_addr_adder模块：读地址加法器。把读地址寄存器的输出加一，即表示当前读地址的下一地址位。当r_en为低时停止累加。

4.6.cmp模块

cmp模块：读地址和写地址进行比较，产生满空标志。

二、异步FIFO总体设计方案

1.概述

异步FIFO有高速、可靠性好等特点。由于异步FIFO 在两个不同时钟系统之间能够快速而方便地传输实时数据, 因此在网络接口、图像处理等方面, 异步FIFO 得到了广泛的应用。

异步FIFO 指的是在两个相互独立的时钟域下, 数据从一个时钟域写入FIFO 而另一个时钟域又从这个FIFO 中将数据读出。异步FIFO 通常被用来将数据从一个时钟域安全地传送到另外一时钟域。

2.功能模块设计

2.1.1.ram_fifo模块描述

ram_fifo：RAM存储器。用8*256双口RAM实现。

2.1.2.管脚描述

2.1.

3.实现说明

应使用双口RAM，双地址输入，并且带有读写使能，异步的读写时钟。RAM宽度为8bit，深度为256个存储单元。

2.2.w_addr_reg模块

2.2.1.w_addr_reg模块描述

w_addr_reg模块：写地址寄存器。用来寄存写地址加法器输出的地址。

2.2.2.管脚描述

2.2.

3.实现说明

在时钟的上升沿将8位的输入数据锁存输出。

2.3.r_addr_reg模块

2.3.1.r_addr_reg模块描述

r_addr_reg模块：读地址寄存器。用来寄存读地址加法器输出的地址。

2.3.2.管脚描述

表4

2.3.3.实现说明

在时钟的上升沿将8位的输入数据所存输出。

2.4.w_addr_adder模块

2.4.1.w_addr_adder模块描述

w_addr_adder模块：写地址加法器。把写地址寄存器的输出加一，即表示当前写地址的下一地址位。当w_en为低时停止累加。

2.4.2.管脚描述

2.4.

3.实现说明

以w_addr为输入，输出为 w_addr+1。

2.5.r_addr_adder模块

2.5.1.r_addr_adder模块描述

r_addr_adder模块：读地址加法器。把读地址寄存器的输出加一，即表示当前读地址的下一地址位。当r_en为低时停止累加。

2.5.2.管脚描述

2.5.

3.实现说明

以r_addr为输入，输出为 r_addr+1。

2.6.cmp模块

2.6.1.cmp模块描述

cmp模块：读地址和写地址进行比较，产生满空标志。

2.6.2.管脚描述

2.6.

3.实现说明

将w_addr加一与r_addr对比，相等则full为1否则为0；

将r_addr加一与w_addr对比，相等则empty为1否则为0；

三、异步FIFO验证方案

总体验证方案

1.1.测试FIFO在正常状态下，是否能写入和读出；full和empty的标志位均为0；

1.2.测试FIFO在写满时，full是否能变为高；当满时读出一个数，full能否由高变低。

1.3.测试FIFO在读空时，empty是否能变为高；当空时写入一个数，empty能否由高变低。

1.4.异步复位后，FIFO是否可以正常工作。

另外，在编写激励时，FIFO读空后，则将读使能禁止，FIFO写满后，则将写使能禁止，以保证读出和写入数据的正确性。

四、电路设计源代码及仿真激励

（1）异步FIFO源代码：

module fifo(

data_in,

data_out,

r_en,

w_en,

r_clk,

w_clk,

full,