实验五 数控分频器
数控分频器的设计概要
实验步骤
3、将设计项目设置成工程文件 将数控分频器设置为工程文件。 4、选择目标器件并编译 首先在Assign选项的下拉菜单中选择器件选择项Device， 此窗口的Device Family是器件序列栏， 应该首先在此拦中选定目标器件对应的序列名，为了选择 EPF1K30TC144－3器件，应将此栏下方标有 Show only Fastest Speed Grades的勾消去， 以便显示出所有速度级别的器件。完成器件选择后，按OK键。
实验步骤
最后启动编译器，首先选择左上角的MAX+plusII选 在其下拉菜单中选择编译器项Compiler （此编译器的功能包括网表文件提取、 设计文件排错、逻辑综合、逻辑分配、适配（结构综合） 时序仿真文件提取和编程下载文件装配等。） 点击Start，开始编译！如果发现有错，排除错误后再次编译。
EDA实验
【实验三】数控分频器的设计
实验目的
掌握MAX+plusII的文本设计流程。 通过实验掌握VHDL相关语句的正确使用 学习数控分频器的设计、分析和测试方法。
实验原理
数控分频器的功能就是当在输入端给定不同输入数据时， 将对输入的时钟 信号有不同的分频比，数控分频器就是用计数值可并行预置的 加法计数器
设计完成的，方法是将计数溢出位与立文件夹 2、输入设计项目和存盘 打开MAX+plusII， 选择菜单“File”“New…”，在出现的对话框，
在框中选中“Text Editor file”，按“OK”按钮，即选中了文本编辑方式
在出现的“Untitled － Text Editor” 文本编辑窗口中键入数控分频器的 VHDL程序。
实验步骤
输入完毕后，选择菜单“FileSave”。首先在“Directories”目录框 中选择自己已建立好的存放本文件的目录，然后在“File Name” 框中键入文件名，按“OK”按钮，即把输入的文件放在目录中了 注意，原理图输入设计方法中，存盘的原理图文件名可以是任意 的，但VHDL程序文本存盘的文件名必须与文件的实体名一致）。 另应注意，文件的后缀将决定使用的语言形式，在MAX+plusII中 ，后缀为.VHD表示VHDL文件；后缀为.TDF表示AHDL文件 ； 后缀为.V表示Verilog文件。如果后缀正确，存盘后对应该语言的 文件中的主要关键词都会改变颜色。
实验五 数控分频器的设计
实验五数控分频器的设计一、设计目的1、学习数控分频器的设计、分析、测试方法；2、牢固掌握用VHDL语言编写程序的方法和技巧。
二、设计要求1、编写数控分频器的VHDL源程序；2、在MAX+PLUSII上进行编译、综合、适配、引脚锁定、下载测试；3、输入不同的CLK和预置值进行仿真波形的测试；4、写出设计性实验报告。
三、设计提示1、实验原理提示：数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，可用计数值可并行预置的加法计数器设计完成，方法是将计数溢出位与预置数加载输入信号相接即可。
2、引脚锁定及下载测试提示：如果目标器件是EPF10K10，建议选实验电路模式1，键2 / 键1（PIO7-PIO0）负责输入8位预置数D；CLK由clock0输入，频率可选65536Hz或更高（确保分频后落在音频范围）；输出FOUT接扬声器（SPKER：PIN3）。
编译下载后进行硬件测试：改变键2 / 键1的输入值，可听到不同音调的声音。
四、实验报告要求根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；设计原程序，程序分析报告、仿真波形图及其项目分析。
五、实验思考和总结1、阐述程序设计中进程的作用。
2、对所完成的实验进行总结和分析。
3、写出完成时钟上升沿的语句。
4、5、程序清单：附：数控分频器的设计程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY PULSE ISPORT ( CLK : IN STD_LOGIC;D : IN STD_LOGIC_VECTOR(7 DOWNTO 0);FOUT : OUT STD_LOGIC );END;ARCHITECTURE one OF PULSE ISSIGNAL FULL : STD_LOGIC;BEGINP_REG: PROCESS(CLK)VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINIF CLK'EVENT AND CLK = '1' THENIF CNT8 = "11111111" THENCNT8 := D; --当CNT8计数计满时，输入数据D被同步预置给计数器CNT8 FULL <= '1'; --同时使溢出标志信号FULL输出为高电平ELSE CNT8 := CNT8 + 1; --否则继续作加1计数FULL <= '0'; --且输出溢出标志信号FULL为低电平END IF;END IF;END PROCESS P_REG ;P_DIV: PROCESS(FULL)VARIABLE CNT2 : STD_LOGIC;BEGINIF FULL'EVENT AND FULL = '1'THEN CNT2 := NOT CNT2;--如果溢出标志信号FULL为高电平，D触发器输出取反IF CNT2 = '1' THEN FOUT <= '1';ELSE FOUT <= '0';END IF;END IF;END PROCESS P_DIV ; END;。
数控分频器实验报告
《数控分频实验》姓名：谭国榕班级：12电子卓越班学号：201241301132一、实验目的1.熟练编程VHDL语言程序。
2.设计一个数控分频器。
二、实验原理本次实验我是采用书上的5分频电路进行修改，通过观察其5分频的规律进而修改成任意奇数分频，再在任意奇数分频的基础上修改为任意偶数分频，本次实验我分为了三个部分，前两部分就是前面所说的任意奇数分频和任意偶数分频，在这个基础上，再用奇数输入的最低位为1，偶数最低位为0的原理实现合并。
三、实验步骤1.任意奇数分频程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY DIV1 ISPORT(CLK:IN STD_LOGIC;D:IN INTEGER RANGE 0 TO 255;K1,K2,K_OR:OUT STD_LOGIC);END;ARCHITECTURE BHV OF DIV1 ISSIGNAL TEMP3,TEMP4:STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL M1,M2:STD_LOGIC;--SIGNAL OUT1,OUT2,OUT3:STD_LOGIC;BEGINPROCESS(CLK,TEMP3) BEGINIF RISING_EDGE(CLK) THENIF(TEMP3=D-1) THEN TEMP3<="00000000"; ELSE TEMP3<=TEMP3+1; END IF;IF(TEMP3=D-(D+3)/2) THEN M1<=NOT M1; ELSIF (TEMP3=D-2) THEN M1<=NOT M1; END IF; END IF;END PROCESS;PROCESS(CLK,TEMP4) BEGINIF FALLING_EDGE(CLK) THENIF(TEMP4=D-1) THEN TEMP4<="00000000"; ELSE TEMP4<=TEMP4+1; END IF;IF(TEMP4=D-(D+3)/2) THEN M2<=NOT M2; ELSIF (TEMP4=D-2) THEN M2<=NOT M2;END IF; END IF;END PROCESS;K1<=M1; K2<=M2; K_OR <=M1 OR M2;END BHV;此段程序最主要的部分为：PROCESS(CLK,TEMP3) BEGINIF RISING_EDGE(CLK) THENIF(TEMP3=D-1) THEN TEMP3<="00000000"; ELSE TEMP3<=TEMP3+1; END IF;IF(TEMP3=D-(D+3)/2) THEN M1<=NOT M1; ELSIF (TEMP3=D-2) THEN M1<=NOT M1; END IF; END IF;END PROCESS;PROCESS(CLK,TEMP4) BEGINIF FALLING_EDGE(CLK) THENIF(TEMP4=D-1) THEN TEMP4<="00000000"; ELSE TEMP4<=TEMP4+1; END IF;IF(TEMP4=D-(D+3)/2) THEN M2<=NOT M2; ELSIF (TEMP4=D-2) THEN M2<=NOT M2; END IF; END IF;END PROCESS;在这里，我通过研究书上的占空比为50%的5分频电路的程序，通过实验发现了一个规律，就是书上的C1="100"，在奇数任意分频中为输入信号减一，即D-1，而在第二个if里，5分频为C1="001"，7分频为C1="010"，9分频为C1="011"，以此类推，则不难发现：5-4=1；7-5=2；9-6=3.。
数控分频器的VerilogHDL设计
附表1：
广州大学学生实验报告
开课学院及实验室：物理与电子工程学院-电子楼317室2016年 5 月 5 日
if (!RST) begin Q1<=0; FULL<=0; end
else if (LD) begin Q1<=D; FULL<=1; end
else begin Q1<=Q1+1; FULL <=0; end
assign LD=(Q1==4'B0000);
assign PM=FULL;
assign DOUT=Q1;
endmodule
四、仿真结果：
由波形图可见，当RST为低电平时，LD置位，装载预置数5（0101）；当计满值为0000（图中DOUT：1111后的一小段），LD置位并输出一次脉冲PM，然后加载预置数，继续计数。
五、引脚锁定：
六、硬件测试结果：
下载程序到目标机
注：键4-键1为设置预置数
七、实验心得:
通过本次实验，使我明白了数控分频器的工作原理，并通过蜂鸣器直观地对比了不同的分频效果。
巩固了理论知识和实验流程，提高了效率，为后续实验打下良好的基础。
项目名称”栏以上部分统一。
EDA数控分频器设计的实验报告
实验报告
专业班级：电子092姓名：林明辉学号：200901122
实验课程：EDA技术实用教材
项目名称：
一．实验目的：1.了解并掌握QuartusⅡ使用方法
2.学Байду номын сангаас8位数码扫描器显示电路设计
3.实验箱的运用
实验原理：其中每个数码管的8个段：h、g、f、e、d、c、b、a（h是小数点）都分别连在一起，8个数码管分别由8个选通信号k1、k2、…k8来选择。被选通的数码管显示数据，其余关闭。如在某一时刻，k3为高电平，其余选通信号为低电平，这时仅k3对应的数码管显示来自段信号端的数据，而其它7个数码管呈现关闭状态。根据这种电路状况，如果希望在8个数码管显示希望的数据，就必须使得8个选通信号k1、k2、…k8分别被单独选通，并在此同时，在段信号输入口加上希望在该对应数码管上显示的数据，于是随着选通信号的扫变，就能实现扫描显示的目的。
二．实验步骤：1.先编好底层文件—数控分频器程序
2.编好8位数码扫描显示电路程序
3.把两个底层文件设置成符号文件
4.调用以上两个符号文件连成以下电路图
三．实验仪器：电脑一台
实验箱一个
四．数据记录及处理：
数控分频器设计
实验六数控分频器设计一．实验目的1．设计实现一个根据不同的输入，将时钟信号进行分频2．掌握分频计数器类型模块的Verilog描述方法；3．学习设计仿真工具的使用方法；4．学习层次化设计方法；二．实验环境1.硬件环境：MagicSOPC实验箱,P4电脑；2.软件环境：QuartusⅡ软件一套。
三．实验内容1．用Verilog 语言设计带计数允许和复位输入的数控分频器。
2．编制仿真测试文件，并进行功能仿真。
3．下载并验证分频器功能四．实验原理分频就是根据输入的数字，对一段时钟周期进行分频，通过分频可以更清楚地看到输入与输出之间的关系，从而了解程序。
当用户设置好输入变量时，输出也就随之的改变。
五．实验步骤源程序：module dvf2(clk,d,fout,pfull);input clk;input[7:0]d;output fout,pfull;reg[7:0]cnt;reg pfull;reg fout;always @(posedge clk )beginif(cnt==d)begin cnt=8'd0;pfull =1;endelsebegin cnt=cnt+1;pfull=0;endendalways@(posedge pfull)fout=~fout;Endmodule1)RTL原理图2)仿真按管脚分配图分配管脚。
安装好实验箱驱动后点击图中start开始运行（图中没有安装驱动）。
六．实验心得体会本次实验初步了解了实验箱的构造，学会了实验箱与软件的连接方法，了解了软件下载到试验箱芯片上的基本流程，通过和老师的学习，同学的交流完成了本次实验。
数控分频器设计
EDA设计课程实验报告实验题目：数控分频器设计学院名称：专业：班级：姓名：高胜学号小组成员：指导教师：一、实验目的学习数控分频器的设计、分析和测试方法。
二、设计任务及要求1、设计总体要求：在SmartSOPC试验箱上的实现数控分频器的设计。
在clk输入64kHz或更高（要确保分频后落在音频范围）的频率信号（由int_div模块分频得到）；输出FOUT接蜂鸣器BUZZ-ER,由KEY1/KEY2控制输入8位预置数，并在数码管1~2上显示（调用key_led模块）。
2、设计基本要求：（1）能将频率分频。
（2）进行正常的蜂鸣器的蜂鸣功能。
（3）由2个数码管显示预置数。
三、系统设计1、整体设计方案数控分频器的输出信号频率为输入数据的函数。
数控分频器的clk为时钟输入端，data是数据输入端，fout是数控频率输出端。
数控分频器的输出频率受数据data的控制，data越大，输出频率越高。
数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。
数控分频器是由数码管显示电路、按键控制电路、脉冲发生电路这3个基本电路组成。
数控分频器的系统框图（见图1）：图1 数控分频器的系统框图2、功能模块电路设计48MHz的脉冲经过分频器分成64KHz，然后输入带数控分频电路当中，按键控制分频电路中的频率变化，数码管显示预置数，蜂鸣器响起。
（1）输入输出模块框图（见图2）图2 数控分频器的输入输出模块框图（2）算法流程图（见图3）图3数控分频器的算法流程图（3）Verilog源代码按键控制电路代码：module key_led(clock,key,led,hex,bin,seg,dig,ledin,data);input clock; //系统时钟(48MHz)input[7:0] key; //按键输入(KEY1~KEY8)output[7:0] led; //LED输出(LED1~LED8)output[15:0]hex; //4位16进制数输出（在数码管1~4显示）output[3:0]bin; //4位2进制数输出（在LED1~LED4显示）output[7:0]seg; //数码管段码输出output[7:0]dig; //数码管位码输出input[3:0]ledin; //LED显示输入（在LED5~LED8显示）input[15:0]data; //数码管显示输出（在数码管5~8显示）reg[15:0]hex_r;reg[3:0]bin_r;reg[7:0]seg_r;reg[7:0]dig_r;reg[16:0]count; //时钟分频计数器reg[7:0]dout1,dout2,dout3,buff; //消抖寄存器reg[2:0]cnt3; //数码管扫描计数器reg[3:0]disp_dat; //数码管扫描显存reg div_clk; //分频时钟,用于消抖和扫描wire[7:0]key_edge; //按键消抖输出//信号输出assign hex = hex_r;assign bin = bin_r;assign seg = seg_r;assign dig = dig_r;assign led = ~{ledin,bin_r};//时钟分频部分always @(posedge clock)beginif (count < 17'd120000)begincount <= count + 1'b1;div_clk <= 1'b0;endelsecount <= 17'd0;div_clk <= 1'b1;endend//按键消抖部分always @(posedge clock)beginif(div_clk)begindout1 <= key;dout2 <= dout1;dout3 <= dout2;endend//按键边沿检测部分always @(posedge clock)beginbuff <= dout1 | dout2 | dout3;endassign key_edge = ~(dout1 | dout2 | dout3) & buff;//4位16进制数输出部分always @(posedge clock) //按键1 beginif(key_edge[0])hex_r[15:12] <= hex_r[15:12] + 1'b1;endalways @(posedge clock) //按键2 beginif(key_edge[1])hex_r[11:8] <= hex_r[11:8] + 1'b1;always @(posedge clock) //按键3 beginif(key_edge[2])hex_r[7:4] <= hex_r[7:4] + 1'b1;endalways @(posedge clock) //按键4 beginif(key_edge[3])hex_r[3:0] <= hex_r[3:0] + 1'b1;end//4位2进制数输出部分always @(posedge clock) //按键5 beginif(key_edge[4])bin_r[0] <= ~bin_r[0];endalways @(posedge clock) //按键6 beginif(key_edge[5])bin_r[1] <= ~bin_r[1];endalways @(posedge clock) //按键7 beginif(key_edge[6])bin_r[2] <= ~bin_r[2];endalways @(posedge clock) //按键8 beginif(key_edge[7])bin_r[3] <= ~bin_r[3];//数码管扫描显示部分always @(posedge clock) //定义上升沿触发进程beginif(div_clk)cnt3 <= cnt3 + 1'b1;endalways @(posedge clock)beginif(div_clk)begincase(cnt3) //选择扫描显示数据3'd0:disp_dat = hex_r[15:12]; //第一个数码管3'd1:disp_dat = hex_r[11:8]; //第二个数码管3'd2:disp_dat = hex_r[7:4]; //第三个数码管3'd3:disp_dat = hex_r[3:0]; //第四个数码管3'd4:disp_dat = data[15:12]; //第五个数码管3'd5:disp_dat = data[11:8]; //第六个数码管3'd6:disp_dat = data[7:4]; //第七个数码管3'd7:disp_dat = data[3:0]; //第八个数码管endcasecase(cnt3) //选择数码管显示位3'd0:dig_r = 8'b01111111; //选择第一个数码管显示3'd1:dig_r = 8'b10111111; //选择第二个数码管显示3'd2:dig_r = 8'b11011111; //选择第三个数码管显示3'd3:dig_r = 8'b11101111; //选择第四个数码管显示3'd4:dig_r = 8'b11110111; //选择第五个数码管显示3'd5:dig_r = 8'b11111011; //选择第六个数码管显示3'd6:dig_r = 8'b11111101; //选择第七个数码管显示3'd7:dig_r = 8'b11111110; //选择第八个数码管显示endcaseendalways @(disp_dat)begincase(disp_dat) //七段译码4'h0:seg_r = 8'hc0; //显示04'h1:seg_r = 8'hf9; //显示14'h2:seg_r = 8'ha4; //显示24'h3:seg_r = 8'hb0; //显示34'h4:seg_r = 8'h99; //显示44'h5:seg_r = 8'h92; //显示54'h6:seg_r = 8'h82; //显示64'h7:seg_r = 8'hf8; //显示74'h8:seg_r = 8'h80; //显示84'h9:seg_r = 8'h90; //显示94'ha:seg_r = 8'h88; //显示a4'hb:seg_r = 8'h83; //显示b4'hc:seg_r = 8'hc6; //显示c4'hd:seg_r = 8'ha1; //显示d4'he:seg_r = 8'h86; //显示e4'hf:seg_r = 8'h8e; //显示f endcaseendendmodule数控分频电路代码：module pulse(clk,data,fout); //数控分频器 input clk; //时钟输入 input[7:0]data; //预置分频数reg fout_r; //输出寄存器reg[7:0] cnt8; //8位计数器reg full; //溢出标志位reg cnt2;assign fout = fout_r; //分频输出always @(posedge clk)beginif(cnt8 == 8'hff)begincnt8 <= data; //当cnt8计数计满时，输入数据Data被同步预置给计数器Cnt8 full <= 1'b1; //同时使溢出标志信号full输出为高电平endelsebegincnt8 <= cnt8 + 1'b1;//否则继续作加1计数full <= 1'b0; //且输出溢出标志信号full为低电平endendalways @(posedge full)beginif(full == 1'b1)begincnt2 = ~cnt2; //如果溢出标志信号full为高电平，D触发器输出取反if(cnt2 == 1'b1)fout_r = 1'b1;elsefout_r = 1'b0;endendendmodule四、系统调试1、仿真调试（1）仿真波形图（见图4）图4 数控分频器仿真波形（2）波形分析由波形图可以知道实验成功。
数控分频器的设计实验报告
1 引言计算机组成原理与设计是计算机通信与技术专业本科生的必修课程。
在完成理论学习和必要的实验后，本科学生掌握了它的基本原理和各种基本功能的应用，但对硬件实际应用设计和其完整的用户程序设计还不清楚，实际动手能力不够，因此对该课程进行一次课程设计是有必要的。
计算机组成原理与设计的课程设计既要让学生巩固课本学到的理论，还要让学生学习硬件电路设计和用户程序设计，同时学习查阅资料、参考资料的方法。
计算机原理与设计的课程设计主要是通过学生独立设计方案并自己动手用计算机电路设计软件，编写和调试用户程序，来加深对该课程的认识和理解，充分发挥我们的个体创新能力。
1.1 设计的目的本次设计的目的就是了解并掌握VHDL硬件描述语言的设计方法和思想，通过学习的VHDL语言知识理论联系实际，掌握所学的课程知识，学习VHDL基本单元电路的综合设计应用。
通过学生独立设计方案并自己动手用计算机电路设计软件，编写和调试用户程序，来加深对该课程的认识和理解，充分发挥我们的个体创新能力。
通过课程设计深入理解VHDL语言的精髓，达到课程设计的目标。
1.2 需求分析这次课程设计的题目是实现基于CPLD的数控分频器及其应用。
设计乐曲程序能实现演奏电路，并用原理图方法设计数字时钟，使电路具有校时校分的功能与传统的纯硬件方法相比简单有效。
此设计可以适应多家可编程逻辑器件，便于组织大规模的系统设计;便于设计的复用继承和升级更新，具有广阔的应用前景。
1.3 设计的基本内容传统数字电路设计是利用标准集成电路、电路板来实现电路功能。
可编程逻辑器件和EDA技术使设计方法发生了质的变化。
把以前“电路设计+硬件搭试+调试焊接”转化为“功能设计+软件模拟+仿真下载”。
利用EDA开发平台，采用可编程逻辑器件CPLD/FPGA使硬件的功能可通过编程来实现，这种新的基于芯片的设计方法能够使设计者有更多机会充分发挥创造性思维，实现多种复杂数字逻辑系统的功能，将原来由电路板设计完成的工作放到芯片的设计中进行，减少了连线和体积，提高了集成度，降低了干扰，大大减轻了电路设计和PCB 设计的工作量和难度，增强了设计的灵活性，有效地提高了工作效率，MUSICFLOW增加了系统的可靠性和稳定性，提高了技术指标。
河南工业大学EDA技术 实验报告实验五 用LPM设计8位数控分频器和4位乘法器
河南工业大学EDA技术实验报告专业电科班级姓名学号 2 实验地点6526+ 6215 实验日期-11-4 成绩评定一、实验项目实验五用LPM设计8位数控分频器和4位乘法器二、实验目的掌握LPM模块的参数设置方法以及设计和应用方法。
三、实验原理对于高速测控系统，影响测控速度最大的因素可能是，在测得必要的数据并经过复杂的运算后，才能发出控制指令。
因此数据的运算速度决定了此系统的工作速度。
为了提高运算速度，可以用多种方法来解决，如高速计算机、纯硬件电路、ROM查表式运算器等。
用高速计算机属于软件解决方案，用纯硬件运算器属于硬件解决方案，而ROM属于查表式运算解决方案。
数控分频器的功能要求为：若在其输入端给定不同的数据，其输出脉冲具有相应的对输入时钟的分频比。
设计流程是首先按照原理图输入的设计步骤，通过元件输入窗在原理图编辑窗中调入兆功能块，并按图连接起来，其中计数器LPM-COUNTER模块的参数设置可按照以下介绍的方法进行。
硬件乘法器有多种实现方法，相比之下，由高速RAM构成乘法表方式的乘法表方式的乘法器的运算速度最快。
8位数控分频器电路原理图用LPM_ROM设计的4位乘法器原理图DFF的VHDL代码:(1)8位数控分频器数控分频器的功能要求为：若在其输入端给定不同的数据，其输出脉冲具有相应的对输入时钟的分频比。
(2)4位乘法器硬件乘法器有多种实现方法，相比之下，由高速RAM构成乘法表方式的乘法表方式的乘法器的运算速度最快。
一个4×4bit查表式乘法器乘法表文件如下图所示；四、仿真结果及分析下图即为8位数控分频器的仿真结果，仿真参数设置时具体设置界面如下图所示，波形图如图；下图即为乘法器的仿真结果，仿真参数设置时具体设置界面如下图所示；五、硬件验证过程及结果分析数控分频器的硬件验证时通过数码管来观察分频器的数据变化情况。
4位乘法器的硬件测试引脚并连接至插槽，通过数码管来观察数据相乘后的结果。
实验六数控分频器的设计
可编程逻辑设计——实验六报告学院：物理与信息工程学院专业：通信工程年级：2007级班级：二班学号：110700221姓名：林明明指导老师：杨秀芝实验六数控分频器的设计一、实验目的：学习数控分频器的设计和测试方法。
二、实验原理：数控分频器的功能为在不同输入信号时，对时钟信号进行不同的分频，在输出端输出不同频率的信号。
该电路可以用具有并行预置功能的加法计数器实现，方法是对应不同的输入信号，预置数（初始计数值）设定不同的值，计数器以此预置数为初始状态进行不同模值的计数，当计数器的状态全为1时，计数器输出溢出信号。
用计数器的溢出信号作为输出信号或输出信号的控制值，使输出信号的频率受控于输入的预置数。
电路输出波形图：三、实验内容：1）根据实验原理画出电路框图，并计算在不同预置数时输出信号的频率与时钟频率的比值。
2）编写实现数控分频器的VHDL程序。
要求输出信号的占空比尽量为50％。
提示：可以将计数器溢出信号输出给一个翻转触发器，溢出信号的边沿作为触发器的触发信号，触发器的输出就是分频器的输出（注意计数器初始计数值与输出频率之间的关系）。
3）用QuartusII对设计进行编译、综合、仿真，给出仿真波形和时序分析数据。
4）通过QuartusII集成环境，将设计下载到实验电路上进行硬件测试。
输入不同的clk信号和不同的输入控制信号，测试输出波形。
管脚锁定：clk clk1 43D(3) PIO23 30 SW1D(2) PIO24 35 SW2D(1) Pio25 36 SW3D(0) PIO26 37 SW4Fout PIO19 29 LED12四、思考题：如果需要进行奇数分频（如3分频），能否够保持输出波形的占空比为50％？如果不能，如何使占空比尽量接近50％；如果可以，应如何做？五、实验结果：数控分频器的原理框图：数控分频器输出频率与输入时钟的关系：答：数控分频器输出频率与输入时钟频率成正比。
对于相同的计数器初始计数值，如果时钟频率变大（或缩小）为原来的n倍，那么数控分频器输出频率也将变大（或缩小）为原来的n倍。
数控分频器设计实验报告
实验目的与要求实验名称:数控分频器设计实验目的:将4位计数器改成8位计数器形式,完成全部仿真测试和硬件测试内容实验原理给定计数模N,当计数到N时,对计数器发出一个清零信号,使其从头开始计数,以此循环往复如果控制的是计数器的同步清零端,则为计数器的同步清零模式.如果控制的是异步清零端,则为计数器的异步清零模式.对于给定的模M,当计数满到溢出时,或限制其计数到某一数值时,发出一个信号,控制计数器的加载预置端,使计数器加载M,如果控制的是计数器的同步加载端,则为同步加载模式,如果控制的是计数器的异步加载端,则为异步加载计数模式1、实验内容编辑和输入设计文件新建文件夹——输入源程序——文件存盘源程序A、module FDIV0(CLK,PM,D,DOUT,RST);input CLK;input RST;input[7:0]D;output PM;output [7:0] DOUT;reg[7:0]Q1;reg FULL;（*synthesis,keep*）wire LD;always @(posedge CLK or negedge RST)beginif(!RST)begin Q1<=0;FULL<=0;endelse if(LD)begin Q1<=Q1+1;FULL<=0;endendassign LD=(Q1==8'B11111111);assign PM=FULL;assign DOUT=Q1;endmoduleB、module fdiv01(CLK,PM,D,DOUT,RST);input CLK;input RST;input[7:0]D;output PM;output [7:0] DOUT;reg[7:0]Q1;reg FULL;（*synthesis,probe_port,keep*）wire LD;always @(posedge CLK or posedge LD or negedge RST )begin if(!RST)begin Q1<=0;FULL<=0;endelse if(LD)begin Q1<=D;FULL<=1;endelse begin Q1<=Q1+1;FULL<=0;endendassign LD=(Q1==8'B00000000);assign PM=FULL;assign DOUT=Q1;endmoduleC、module fdiv02(CLK,PM,D);input CLK;input [7:0] D;output PM;（*synthesis,probe_port,keep*）[7:0] Q1;reg FULL;（*synthesis,probe_port,keep*）wire RST;always @ (posedge CLK or posedge RST)beginif (RST)begin Q1<=0;FULL<=1;endelse begin Q1<=Q1+1;FULL<=0;endendassign RST = (Q1==D);assign PM=FULL;endmoduleD、module fdiv03(CLK,PM,D);input CLK;input [7:0] D;output PM;（*synthesis,probe_port,keep*）[7:0] Q1;reg FULL;（*synthesis,probe_port,keep*）wire RST;always @ (posedge CLK)beginif (RST)begin Q1<=0;FULL<=1;endelse begin Q1<=Q1+1;FULL<=0;endendassign RST = (Q1==D);assign PM=FULL;endmodule2、总结与体会创建工程打开并建立新工程管理窗口——将设计文件加入工程中——选择目标芯片——工具设置——结束设置3、全程编译前约束项目设置选择FPGA目标芯片——选择配置器件的工作方式——选择配置器件和编程方式——选择目标器件引脚端口状态——选择Verilog语言版本4、全程综合与编译Processing——Start Compilation启动全程编译5、仿真测试AB、C、D实验总结与体会通过这次实验学会了将4位计数器改成8位计数器形式,完成全部仿真测试和硬件测试内容。
实验五数控分频器的设计
IF CNT2='1' THEN FOUT<='1';
ELSE FOUT<='0';
END IF;
END IF;
END PROCESS P_DIV;
END;
课后预习
下次实验做实验指导书上的实验7（P57） 设计程序可参考EDA实验教材P196-198中的内容
表1 简谱中音名与频率的关系
2、实验内容及步骤
（参照实验教材P53 实验 3 中的内容） 设计程序可参考EDA实验教材P191-192中 的内容
实验报告要求
写出实验目的、设计要求、设计源程 序，波形仿真，并详述硬件实验过程和实验 结果。
提示：
建议选实验电路模式5，输出FOUT 接扬 声 器 （ SPKER ： PIN 3 ） ， 时 钟 CLK 接 clock0(引脚号为2)，用短路帽选65536Hz信号， 键1~键8负责输入预置数D。
P_DIV:PROCESS(FULL)—由于P_REG进程数控 分频输出的FULL是脉宽极窄的脉冲波，为便于 驱动扬声器， P_DIV进程为一个二分频计数器， 使到达扬声器的波形为对称方波。
VARIABLE CNT2:STD_LOGIC;
BEGIN
IF FULL'EVENT AND FULL='1'
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY PULSE IS PORT(CLK:IN STD_LOGIC; D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); FOUT:OUT STD_LOGIC); END; ARCHITECTURE ONE OF PULSE IS SIGNAL FULL:STD_LOGIC; BEGIN
eda实验数控分频器
数控分频器一实验目的：学习数控分频器的设计，分析和测试方法。
二实验原理：数控分频器的功能就是当在输入端给定不同输入数值时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数器溢出位与预置数加载输入信号相接即可。
三实验内容：（1）打开quartus,在菜单中点击new,选择vhdl,在出现的窗口中输入vhdl代码并保存。
其中代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY EX9 ISPORT (clk : IN STD_LOGIC; -- IO30(P125)d : IN STD_LOGIC_VECTOR(7 DOWNTO 0); -- IO47..IO40 (P133, P132, P131, P130, P121, P120, P119, P118)pfull: OUT STD_LOGIC; -- IO01(P38)fout : OUT STD_LOGIC -- IO00(P37));END EX9;ARCHITECTURE behv OF EX9 ISSIGNAL full: STD_LOGIC;BEGINp_reg:PROCESS(clk)V ARIABLE cnt8: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINIF clk'EVENT AND clk = '1' THENIF cnt8 = "11111111" THENcnt8 := D; -- 计数满后置入初值重新计数full <= '1'; -- 置计数满信号ELSEcnt8 := cnt8 + 1;full <= '0';END IF;END IF;pfull <= full; -- 输出full用于观察END PROCESS p_reg;p_div: -- 将full信号除2，生成方波信号PROCESS(full)V ARIABLE cnt: STD_LOGIC;BEGINIF full'EVENT AND full = '1' THENcnt := NOT cnt;END IF;fout <= cnt;END PROCESS p_div;END behv;（2）创建工程之后对编译之前的参数进行设置，启动start compilation项，其编译结果如下：（3）时序仿真：对仿真前参数设置后启动start simulation,直到出现simulation was successful,仿真结束。
5+数控分频器的设计功能仿真
psout
d1[7..0]
INPUT VCC
CLRN inst2
d2[7..0]
INPUT VCC NOT
NOT
inst3 inst4
9
练习:实现1个正计时60秒的秒表 并用实验平台验证(80分钟）
根据下图所示的波形，设计数控分频器，并对 设计中的各语句功能、设计原理及逻辑功能进 行详细的描述。
6
实验演示：
硬件验证设计数控分频器的功能。
采用模式5 1，左下脚时钟线路线至J17的CLKB0，建议使用 16384HZ 2，时钟输出用连DB0（J6）,将DB0跳线至蜂鸣器 信号（实验箱下面，键2键3中间往下处）的上端,再 连蜂鸣器输出 3，按键8复位 4，按键4，3，2，1控制分频的倍数 5，数码2，1显示分频的倍数，以16进制显示
方法。Байду номын сангаас
实验原理：数控分频器的功能就是当在输入端给
定不同输入数据时，将对输入的时钟信号有不同的 分频比，数控分频器就是用计数值可并行预置的加 法计数器设计完成的。
DVF CLK D[7..0]
INPUT VCC INPUT VCC
CLK D[7..0]
FOUT
OUTPUT
FOUT
inst
5
任务：
7
练习：
思考题：怎样利用两个数控分频器模块设计 一个电路，使其输出方波的正负脉宽的宽度分 别由两个8位输入数据控制。
VCC
clk
INPUT VCC
lcnt8 clk ld d[7..0] inst cao
lcnt8 clk ld d[7..0] inst1 cao
数控分频器实验报告
数控分频器实验报告数控分频器实验报告引言：数控分频器是一种用于控制电机转速的设备，它可以根据输入的指令来调节电机的转速，广泛应用于工业生产中。
本实验旨在通过搭建数控分频器电路并进行实际操作，探究其原理和工作方式。
一、实验目的本实验的主要目的是了解数控分频器的基本原理，掌握其正确的使用方法，通过实际操作加深对其工作原理的理解。
二、实验原理数控分频器是通过将输入的脉冲信号进行分频来控制电机转速的。
其工作原理主要包括以下几个方面：1. 输入信号：数控分频器的输入信号一般为脉冲信号，其频率和占空比可以通过外部设备调节。
2. 分频电路：数控分频器内部的分频电路可以将输入信号进行分频，将高频的输入信号转换为低频的输出信号。
3. 控制电路：数控分频器的控制电路可以根据输入的指令来调节输出信号的频率和占空比，从而控制电机的转速。
三、实验步骤1. 搭建电路：根据实验指导书上的电路图，连接数控分频器和电机，确保电路连接正确。
2. 设置参数：根据实验要求，设置输入信号的频率和占空比，以及输出信号的频率和占空比。
3. 运行实验：按下启动按钮，观察电机的转速变化，并记录相关数据。
四、实验结果在实验过程中，我们通过调节输入信号的频率和占空比，以及输出信号的频率和占空比，成功控制了电机的转速。
通过实验数据的记录和分析，我们发现输入信号的频率越高，电机的转速越快；而输入信号的占空比则会影响电机的平均转速。
五、实验总结通过本次实验，我们深入了解了数控分频器的工作原理和使用方法。
数控分频器作为一种重要的工业控制设备，可以灵活地控制电机的转速，提高生产效率。
在实际应用中，我们需要根据具体的需求来设置输入信号和输出信号的参数，以达到最佳的控制效果。
总之，数控分频器是一种非常实用的设备，在工业生产中起到了重要的作用。
通过本次实验，我们对其工作原理有了更深入的了解，并学会了正确使用方法。
希望今后能够通过实际应用，将数控分频器的优势发挥到极致，为工业生产的发展做出贡献。
PLC应用技术实验5 分频器电路的应用
实验5 分频器电路的应用
一、实验目的
1. 熟悉CPM2A 型PLC 的交流和直流电源的连接，熟悉输入开关板和I/O 端子的连接。
2. 通过实验程序深入熟悉已经掌握的各种指令的基本应用方法和编程技巧。
二、实验内容
1. 认真阅读实验程序，理解并熟悉实验程序的功能。
2. 输入程序。
3. 调试并监控程序运行。
三、实验步骤
1. 正确连接PLC 所需的各种电源。
连接实验程序的需要的输入开关板和I/O 的接线端子。
2. 输入用基本指令编写的二分频梯形图程序（见图1）。
运行、监控并调试，观察结果。
3. 输入用计数器指令编写的二分频梯形图程序（见图2）。
运行、监控并调试，观察结果。
4. 预先用分频电路编写一个闪光控制的梯形图程序。
输入、修改、运行、监控并调试，观察结果。
（注：可参考教材P87图4-31）
●自编闪光控制的梯形图程序：
图1 用基本指令编写的二分频电路 （单按钮起停控制） 00000 00002 00005
图2 用计数器编写的二分频电路
（单按钮起停控制）
00000
00010 00002
四、实验总结及思考
1. 分析总结本次实验中各个程序运行的结果。
2. 写出上述梯形图程序的指令语句表。
3. 如果将实验梯形图程序中的输入继电器0.01改为特殊继电器SR的255.02（1s时钟脉冲），再观察并分析输出继电器10.00得结果。
4. 对应于继电器0.01和10.00画出二分频器电路工作的波形图（假设当0.01=ON后，输入波形的周期为1s，分频后10.00输出的波形周期为2s）。
数控分频器的VHDL设计
广州大学学生实验报告实验室：电子信息楼 317EDA 2017 年 11 月 1 日学院机电学院年级、专业、班电信151姓名苏伟强学号1507400051实验课程名称可编程逻辑器件及硬件描述语言实验成绩实验项目名称实验6 数控分频器的VHDL设计指导老师秦剑一实验目的a)学习数控分频器的设计、分析和测试方法；二实验原理a)数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比. 三实验设备a)EDA实验箱，示波器四实验内容和结果a)分析程序各语句功能,设计原理,逻辑功能，并详述P_REG,和P_DIV的功能。
程序如图1 设计原理:本程序设计的主要思路是，设计一个单向计数器，从预置数D(起点）开始计数，计数到设定的最大值（0XFF)，输出信号POUT取反，与此同时，计数器回归到预置数起点D继续计数，继续计数到最大值后，POUT再次取反，如此往复，产生了一个原始时钟信号的分频信号POUT，频率为)(HzDXFFff clk-=P_SEG的功能:P_SEG部分负责从计数起点D，在每一次时钟的上升沿往上计数,并且在计数到OXFF的时候产生一个信号FULL=1，传递到P_DIV进行动作处理。
P_DIV的功能：P_DIV的触发信号是FULL=0到FULL=1的上升沿跳变，意思就是说，当计数到TOP值的时候,P_DIV会产生动作，具体的动作是将电平CNT2取反，然后赋值给输出FOUT，使得输出也取反.可以看到随着计数不断从起点计数到满值，在满值的时候对输出电平进行取反，可以得到一个占空比为50%的方波信号，该信号的频率是)(HzDXFFff clk-=b)如图2是程序的仿真波形图图2可以看到随着计数起点D的升高，计数到最大值OXFF所需要的时间更短了，也就是说电平取反的周期更短了，得到的输出信号的频率必然升高，同时也符合)(HzDXFFff clk-=的变换规律.c)目标器件为EP3C40Q240,电路选择模式1,键2/键1(PIO7—PIO0）负责输入8位预置数D,CLK接clock0，FOUT接扬声器，通过查找芯片引脚手册，找到对应的PIN脚，并且设置assignment editor 引脚映射，如图3所示：图3d)下载程序到开发板,可以看到，随着输入的D越来越大，蜂鸣器的声音越来越尖锐，说明输出信号的频率越来越高，接示波器，这里改变高四位（从0—F），低四位不变，观察示波器波形以及频率如图所示：e)思考题：设计一个正负脉冲宽度可控的分频器,输出正负脉冲宽度由两个8位输入控制。
实训五分频器电路的设计
实训五分频器电路的设计实训五分频器电路的设计一、实训目的1.掌握整数分频器的设计。
2.掌握一种非倍频分频器的设计。
3.掌握任意脉冲宽度分频器的设计。
4.掌握任意分频器的设计。
二、实训器材1.EDA实验箱1台2.微型计算机1台3.MAX＋PLUSII10.2软件1套4.下载电缆1条三、实训原理（略）四、设计程序（参考程序）在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。
我们知道，在硬件电路设计中时钟信号是最重要的信号之一。
下面我们介绍分频器的VHDL 描述，在源代码中完成对时钟信号CLK 的 2 分频，4 分频，8 分频，16 分频。
这也是最简单的分频电路，只需要一个计数器即可。
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY clkdiv ISPORT(clk : IN STD_LOGIC;clk_div2 : OUT STD_LOGIC;clk_div4 : OUT STD_LOGIC;clk_div8 : OUT STD_LOGIC;clk_div16 : OUT STD_LOGIC);END clk_div;ARCHITECTURE rtl OF clk_div ISSIGNAL count : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(clk)BEGINIF (clk'event AND clk=' 1' ) THENIF(count=” 1111” ) THENCount <= (OTHERS =>' 0' );ELSECount <= count +1;END IF ;END IF ;END PROCESS;clk_div2 <= count(0);clk_div4 <= count(1);clk_div8 <= count(2);clk_div16 <= count(3);END rtl;对于分频倍数不是2的整数次幂的情况，我们只需要对源代码中的计数器进行一下计数控制就可以了，如下面源代码描述一个对时钟信号进行 6 分频的分频器。
数控分频的原理
数控分频的原理数控分频是一种将输入信号的频率分成多个不同频率的输出信号的技术。
它在许多领域中都有广泛的应用，包括通信、无线电、音频和视频等。
数控分频的原理基于信号处理和频率合成的概念。
它通常由一个称为分频器的电路来实现，该电路可以将输入信号的频率分成多个输出信号的频率。
数控分频的基本原理是通过改变输入信号的周期或频率来实现频率分割。
这可以通过使用计数器和比较器来实现。
计数器用于计算输入信号的周期或频率，而比较器用于将计数器的输出与预设的阈值进行比较。
当计数器的输出达到或超过预设的阈值时，比较器会产生一个脉冲信号，表示一个输出信号的周期已经完成。
在数控分频中，计数器的计数范围决定了输出信号的频率范围。
例如，如果计数器的计数范围为0到99，那么输出信号的频率将是输入信号频率的1/100。
如果计数范围为0到9，那么输出信号的频率将是输入信号频率的1/10。
通过调整计数器的计数范围，可以实现不同的输出频率。
除了计数器和比较器，数控分频还可以使用其他电路来实现更复杂的功能。
例如，可以使用锁相环（PLL）来实现精确的频率合成。
PLL是一种反馈控制系统，可以将输入信号的频率与参考信号的频率进行比较，并通过调整输出信号的相位和频率来使它们保持同步。
通过使用PLL，可以实现更高精度和稳定性的频率分割。
数控分频还可以通过使用数字信号处理（DSP）技术来实现。
DSP是一种将模拟信号转换为数字信号，并对其进行处理和分析的技术。
通过使用DSP，可以实现更复杂的信号处理功能，例如滤波、混频和调制等。
数控分频的应用非常广泛。
在通信领域，数控分频可以用于频率调制和解调、信号生成和信号分析等。
在无线电领域，数控分频可以用于频率合成器、频率计数器和频谱分析仪等。
在音频和视频领域，数控分频可以用于音频合成器、视频处理器和数字音频播放器等。
总之，数控分频是一种将输入信号的频率分成多个不同频率的输出信号的技术。
它基于信号处理和频率合成的原理，通过使用计数器、比较器、锁相环和数字信号处理等技术来实现。
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实验五数控分频器
一、实验目的
1、学会数控分频器的设计、分析和测试方法；
2、根据仿真结果分析设计的优缺点。
二、实验原理
数控分频器的功能就是当输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比。
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY DIV IS
PORT(CLK:IN STD_LOGIC;
K_OR:OUT STD_LOGIC);
END ENTITY DIV;
ARCHITECTURE BHV OF DIV IS
SIGNAL C1,C2:STD_LOGIC_VECTOR(2 DOWNTO 0);
SIGNAL M1,M2:STD_LOGIC;
BEGIN
PROCESS(CLK,C1) BEGIN
IF RISING_EDGE(CLK) THEN
IF (C1="100") THEN C1<="000";ELSE C1<=C1+1;END IF;
IF (C1="001") THEN M1<=NOT M1;ELSIF C1="011" THEN M1<=NOT M1;
END IF;
END IF;
END PROCESS ;
PROCESS(CLK,C2) BEGIN
IF FALLING_EDGE(CLK) THEN
IF (C2="100") THEN C2<="000";ELSE C2<=C2+1;END IF;
IF (C2="001") THEN M2<=NOT M2;ELSIF C2="011" THEN M2<=NOT M2;
END IF;
END IF;
END PROCESS ;
K_OR<=M1 OR M2;
END ARCHITECTURE BHV;
CLK:20NS 实验为5分频
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DIV IS
PORT(CLK:IN STD_LOGIC;
K_OR:OUT STD_LOGIC);
END ENTITY DIV;
ARCHITECTURE BHV OF DIV IS
SIGNAL C1:STD_LOGIC_VECTOR(1 DOWNTO 0); SIGNAL M1:STD_LOGIC;
BEGIN
PROCESS(CLK,C1) BEGIN
IF RISING_EDGE(CLK) THEN
IF (C1="01") THEN C1<="00";
M1<=NOT M1;ELSE C1<=C1+1;END IF;
END IF;
END PROCESS ;
K_OR<=M1;
END ARCHITECTURE BHV;
CLK:10NS 实验为4分频
三、实验步骤
1.对文件进行建立，是txt
2.添加相关程序，保存文件位vhd
3.设置工程为底层
4.对程序进行编译
5.没有错后对波形图进行新建
6.设置输入得出输出波形，与真值表进行对照
四、实验小结：
本次实验针对数控分频器设计与仿真感觉挺难的，对于预置值不知道这么添加，只能比较笨拙在源程序进行修改，完成奇数次和偶数次分频的完成，对于参考程序进行修改，总体来说奇数次分频应该更加复杂，但是偶数次分频相对来说又比较简单，在奇数次分频的基础上就可以很容易的进行修改完成，因此经此次实验以及对相关知识的回顾，对于VHDL设计更加明了，思路更加清晰。