EDA实验报告
EDA实验报告
EDA实验报告班级：姓名：目录实验一：七段数码显示译码器设计 (1)摘要 (1)实验原理 (1)实验方案及仿真 (1)引脚下载 (2)实验结果与分析 (3)附录 (3)实验二：序列检测器设计 (6)摘要 (6)实验原理 (6)实现方案及仿真 (6)引脚下载 (7)实验结果与分析 (8)实验三：数控分频器的设计 (11)摘要 (11)实验原理 (11)方案的实现与仿真 (11)引脚下载 (12)实验结果及总结 (12)附录 (12)实验四：正弦信号发生器 (14)摘要 (14)实验原理 (14)实现方案与仿真 (14)嵌入式逻辑分析及管脚下载 (16)实验结果与分析 (17)附录 (18)实验一：七段数码显示译码器设计摘要：七段译码器是一种简单的组合电路，利用QuartusII的VHDL语言十分方便的设计出七段数码显示译码器。
将其生成原理图，再与四位二进制计数器组合而成的一个用数码管显示的十六位计数器。
整个设计过程完整的学习了QuartusII的整个设计流程。
实验原理：七段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA\CPLD中来实现。
本实验作为7段译码器，输出信号LED7S的7位分别是g、f、e、d、c、b、a，高位在左，低位在右。
例如当LED7S 输出为“1101101”时，数码管的7个段g、f、e、d、c、b、a分别为1、1、0、1、1、1、0、1。
接有高电平段发亮，于是数码管显示“5”。
实验方案及仿真：I、七段数码显示管的设计实现利用VHDL描述语言进行FPGA上的编译实现七段数码显示译码器的设计。
运行QuartusII在G:\QuartusII\LED7S\下新建一个工程文件。
新建一个vhdl语言编译文件，编写七段数码显示管的程序见附录1-1。
EDA-实验报告
实验一五人表决器设计一、实验目的1 加深对电路理论概念的理解3 加深计算机辅助分析及设计的概念4 了解及初步掌握对电路进行计算机辅助分析的过程二、实验要求制作一个五人表决器，共五个输入信号，一个输出信号。
若输入信号高电平数目多于低电平数目，则输出为高，否则为低。
三、实验原理根据设计要求可知，输入信号共有2^5=32种可能，然而输出为高则有15种可能。
对于本设计，只需一个模块就能完成任务，并采用列写真值表是最简单易懂的方法。
四、计算机辅助设计设A,B,C,D,E引脚为输入引脚，F为输出引脚。
则原理图如1所示图1.1 五人表决器原理图实验程序清单如下：MODULE VOTEA,B,C,D,E PIN;F PIN ISTYPE 'COM';TRUTH_TABLE([A,B,C,D,E]->[F])[0,0,1,1,1]->[1];[0,1,1,1,0]->[1];[0,1,0,1,1]->[1];[0,1,1,0,1]->[1];[1,0,1,1,1]->[1];[1,1,0,1,1]->[1];[1,1,1,0,1]->[1];[1,1,1,1,0]->[1];[1,1,1,0,0]->[1];[1,1,0,1,0]->[1];[1,1,1,1,1]->[1];[1,1,0,0,1]->[1];[1,0,0,1,1]->[1];[1,0,1,0,1]->[1];[1,0,1,1,0]->[1];END五、实验测试与仿真根据题目要求，可设输入分别为：0，0，0，0，0；1，1，1，1，1；1，0，1，0，0；0，1，0，1，1。
其测试程序如下所示：MODULE fivevoteA,B,C,D,E,F PIN;X=.X.;TEST_VECTORS([A,B,C,D,E]->[F])[0,0,0,0,0]->[X];[1,1,1,1,1]->[X];[1,0,1,0,0]->[X];[0,1,0,1,1]->[X];END测试仿真结果如图1.2所示：图1.2 五人表决器设计仿真图可知，设计基本符合题目要求。
EDA实验 报告范文
实验一：五人表决器一、程序清单library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity vote5 isport(v_in:in std_logic_vector(4 downto 0);lock,clr:in std_logic;v_over:out std_logic_vector(2 downto 0);num_agr,num_opp:out std_logic_vector(3 downto 0);v_out:out std_logic_vector(4 downto 0);led_agr,led_opp:out std_logic);end entity vote5;architecture one of vote5 isbeginprocess(clr,v_in,lock)variable agr,opp: std_logic_vector(3 downto 0);beginif(clr='1')thenled_agr<='0';led_opp<='0';agr:="0000";opp:="0000";if agr="0000" thennum_agr<="0000";end if;if opp="0000"thennum_opp<="0000";end if;v_out<="00000";v_over<="000";elsif(lock'event and lock='1')thenv_out<=v_in;v_over<="111";agr:="0000";opp:="0000";for i in 0 to 4 loopif (v_in(i)<='0') then opp:=opp+1;end if;agr:=5-opp;end loop;num_agr<=agr;num_opp<=opp;if(agr>opp)thenled_agr<='1';led_opp<='0';elseled_agr<='0';led_opp<='1';end if;end if；end process；end architecture one;三．仿真1. 功能仿真波形2.时序仿真波形实验二：九九乘法表系统的设计一、程序清单library ieee;use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;entity multiply is --构造体描述4位乘法器port( clk:in std_logic;a,b:in std_logic_vector(3 downto 0);led_data:out std_logic_vector(7 downto 0);seg_sel:out std_logic_vector(2 downto 0) );end multiply;architecture rtl of multiply issignal led_data2,led_data1,led_data0: std_logic_vector(7 downto 0);--LED显示代码,寄存十位个位的数signal displayclk: std_logic;beginprocess(a,b)variable s: std_logic_vector(7 downto 0);--乘积variable bai,shiwei,gewei: std_logic_vector(3 downto 0);--乘积的十位个位begins(7 downto 0):=a(3 downto 0)*b(3 downto 0);if s>="11001000" then bai:="0010";s:=s-"11001000";elsif s>="01100100" then bai:="0001";s:=s-"01100100";else bai:="0000";end if;if s>="01011010" then shiwei:="1001";s:=s-"01011010";gewei:=s(3 downto 0);--90以上 elsif s>="01010000" then shiwei:="1000";s:=s-"01010000";gewei:=s(3 downto 0);--80以上 elsif s>="01000110" then shiwei:="0111";s:=s-"01000110";gewei:=s(3 downto 0); --70以上 elsif s>="00111100" then shiwei:="0110";s:=s-"00111100";gewei:=s(3 downto 0);--60以上 elsif s>="00110010" then shiwei:="0101";s:=s-"00110010";gewei:=s(3 downto 0);--50以上 elsif s>="00101000" then shiwei:="0100";s:=s-"00101000";gewei:=s(3 downto 0);--40以上 elsif s>="00011110" then shiwei:="0011";s:=s-"00011110";gewei:=s(3 downto 0);--30以上 elsif s>="00010100" then shiwei:="0010";s:=s-"00010100";gewei:=s(3 downto 0);--20以上 elsif s>="00001010" then shiwei:="0001";s:=s-"00001010";gewei:=s(3 downto 0);--10以上 else gewei:=s(3 downto 0);shiwei:="0000";end if;case bai iswhen "0001" => led_data2<="11111001";when "0010" => led_data2<="10100100";when others => led_data2<="11111111";end case;case shiwei iswhen "0000" => led_data1<="11000000";when "0001" => led_data1<="11111001";when "0010" => led_data1<="10100100";when "0011" => led_data1<="10110000";when "0100" => led_data1<="10011001";when "0101" => led_data1<="10010010";when "0110" => led_data1<="10000010";when "0111" => led_data1<="11111000";when "1000" => led_data1<="10000000";when "1001" => led_data1<="10010000";when others => led_data1<="11111111";end case;case gewei iswhen "0000" => led_data0<="11000000";when "0001" => led_data0<="11111001";when "0010" => led_data0<="10100100";when "0011" => led_data0<="10110000";when "0100" => led_data0<="10011001";when "0101" => led_data0<="10010010";when "0110" => led_data0<="10000010";when "0111" => led_data0<="11111000";when "1000" => led_data0<="10000000";when "1001" => led_data0<="10010000";when others => led_data0<="11111111";end case;end process;process(clk)variable cnt:integer range 0 to 20000; --1KHZ扫描显示时钟 beginif clk'event and clk='1' then cnt:=cnt+1;if cnt<10000 then displayclk<='1';elsif cnt<20000 then displayclk<='0';else cnt:=0;displayclk<='0';end if;end if;end process;process (displayclk) --显示两位variable cnt2: std_logic_vector(1 downto 0);beginif displayclk'event and displayclk='1' then cnt2:=cnt2+1;if cnt2="01" then seg_sel<="001";led_data<=led_data0;elsif cnt2="010" then seg_sel<="010";led_data<=led_data1;elsif cnt2="11" then cnt2:="00"; seg_sel<="100";led_data<=led_data2;end if;end if;end process;end rtl;二、仿真设计输入文件经maxplus软件开发系统编译、处理，由功能仿真器进行模拟，获得仿真波形如图6所示。
EDA实验报告-单级放大电路-负反馈放大电路-阶梯波发生器
EDA设计实验报告2009．10．25实验一单级放大电路的设计与仿真一、实验目的1.掌握放大电路静态工作点的调整与测量方法。
2.掌握放大电路的动态参数的测量方法。
3.观察静态工作点的选择对输出波形及电压放大倍数的影响。
二、实验内容1．设计一个分压偏置的单管电压放大电路，要求信号源频率5kHz(幅度10mV) ，负载电阻5.1kΩ，电压增益大于50。
2．调节电路静态工作点(调节电位计)，观察电路出现饱和失真和截止失真的输出信号波形，并测试对应的静态工作点值。
3．加入信号源频率5kHz(幅度1mV) ，调节电路使输出不失真，测试此时的静态工作点值。
测电路的输入电阻、输出电阻和电压增益；4．测电路的频率响应曲线和fL、fH值。
三、实验内容及步骤1、分压偏置的单管电压放大电路2、给出电路静态工作点(调节R4)，观察电路出现饱和失真和截止失真的输出信号波形，并测试对应的静态工作点值。
a)不失真情况：U e=2.95VU c=4.66VU ce=U c-U e=1.71VI c=1.47mAI b=7.07uA示波器波形静态工作点参数b)饱和失真：U e=3.39VU c=3.58VU ce=U c-U e=0.19VI c=1.70mAI b=11.90uA示波器波形静态工作点参数c)截止失真U e=482.85mVU c=10.80VU ce=U c-U e=10.75VI c=240.34uAI b=1.09uA示波器波形静态工作点参数3、电压增益的实验图，测试结果并和理出测量输入电阻、输出电阻论计算值进行比较。
a)电压增益： A u=0.136/1=136理论值：r be=130+220*26/1.47=4.02kΩA u理论=220*2.5/4.02=136.82误差：E=(136.82-136)/136=0.60%b)输入电阻：Ri=1/0.409=2.44kΩR i理论=23 // 10 // 4.02 =2.55kΩ误差：E=|(2.55-2.44)/2.55|=4.31%c)输出电阻: R o=10/2.141=4.67kΩ理论值：R o理论=5.1kΩ误差：E=(5.1-4.67)/5.1=8.43%4、电路的幅频和相频特性曲线f L=92.88Hzf H=11.17MHz四、实际元件电路实际电路波形：实验二负反馈放大电路的设计与仿真一、实验要求1、给出引入电压串联负反馈电路的实验接线图。
EDA实验报告
实验一：不同设计输入方式比较1、实验目的(1) 学习MAX+plus II软件的基本使用方法。
(2) 学习EDA实验开发系统的基本使用方法。
(3) 掌握VHDL程序的原理图和文本输入方式。
2、实验内容(1) 原理图输入(mux21.vhd) 方式的2选1多路选择器的设计(2) 文本编辑输入(mux41.vhd) 方式的4选1多路选择器的设计3、实验要求(1) MAX+plus II软件画出系统的原理框图，说明系统中各主要组成部分的功能。
(2) 编写VHDL源程序。
(3) 在MAX+plus II工具下编译、综合、适配、仿真、实验板上的硬件测试。
(4) 根据EDA实验开发装置编好用于硬件验证的管脚锁定文件。
(5) 记录系统仿真、硬件验证结果。
(6) 记录实验过程中出现的问题及解决办法。
4:实验步骤：程序编译过程：新建text文件→输入程序并保存其中保存名为实体名，并以vhd类型结尾→点击file下的project设定为current file点击maxplus 中的compiler按钮→显示无误后→点击新建按钮建立wave 文件→点击node 按钮添加管脚→保存并按text 的步骤检验wave 文件。
(1)：用原理图法实现二选一多路选择器。
二选一选择器原理图其中B端为控制端，A,C为控制端(2):用文本输入法实现四选一多路选择器。
其文本程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX41 ISPORT(INPUT:IN STD_LOGIC_VECTOR(3 DOWNTO 0);A,B:IN STD_LOGIC;Y:OUT STD_LOGIC);END MUX41;ARCHITECTURE BE_MUX41 OF MUX41 ISSIGNAL SEL:STD_LOGIC_VECTOR(1 DOWNTO 0); BEGINSEL<=A&B;PROCESS(INPUT,SEL)BEGINIF(SEL="00")THENY<=INPUT(0);ELSIF(SEL="01")THENY<=INPUT(1);ELSIF(SEL="10")THENY<=INPUT(2);ELSEY<=INPUT(3);END IF;END PROCESS;END BE_MUX41;实验二：VHDL语言编程—组合逻辑电路设计1、实验目的(1) 学习VHDL三种描述风格；(2) 学习元件例化语句的使用方法；(3) 学习VHDL程序层次化设计方法2、实验内容用元件例化语句方法和原理图方法设计四位全加器。
EDA课程实验报告
计算机科学与技术学院实验报告（2011 —2012学年度第二学期）课程名称EDA技术实用教程实验名称D触发器、八位二进制补码、双二选一多路选择器、一位全减器、八位二进制乘法器姓名学号专业计算机班级地点教师实验一 D触发器一、实验目的1、熟悉Max+PlusII和GW48EDA开发系统的使用；2、掌握一位半减器具有上升沿触发的D触发器的VHDL设计；二、实验原理数字电路的信号只有两种状态：逻辑低或逻辑高，即通常所说的0状态或1状态、0电平或1电平。
在各种复杂的数字电路中不但需要对二值（0，1）信号进行算术运算和逻辑适算（门电路），还经常需要将这些信号和运算结果保存起来。
为此，需要使用具有记忆功能的基本逻辑单元。
能够存储l位二值信号的基本单元电路统称触发器。
触发器的特点：1、具有两个能自行保持的稳定状态，用来表示逻辑状态的0和1，或二进制数的0和1。
2、根据不同的输入信号可以把输出置成1或O状态。
原理图：3、当输入信号消失后，能保持其状态不变（具有记忆功能）。
三、源程序HU.vhd的代码如下：library ieee;USE IEEE.STD_LOGIC_1164.ALL;ENTITY HU ISPORT(CL:IN STD_LOGIC; --输入选择信号CLK0:IN STD_LOGIC; --输入信号OUT1:OUT STD_LOGIC);--输出端END ;ARCHITECTURE ONE OF HU ISSIGNAL Q : STD_LOGIC;BEGINPR01: PROCESS(CLK0)BEGINIF CLK0 'EVENT AND CLK0='1'THEN Q<=NOT(CL OR Q);ELSEEND IF;END PROCESS;PR02: PROCESS(CLK0)BEGINOUT1<=Q;END PROCESS;END ONE;四、实验结果实验二八位二进制补码一．实验目的1.熟悉Max+PlusII和GW48EDA开发系统的使用；2.掌握八位二进制补码的VHDL设计；3.元件例化语句的使用。
EDA实验报告 (2)
实验一QUARTUS II软件安装、基本界面及设计入门一、实验目的：QUARTUSII是Altera公司提供的EDA工具，是当今业界最优秀的EDA设计工具之一。
提供了一种与结构无关的设计环境，使得电子设计人员能够方便地进行设计输入、快速处理和器件编程。
通过本次实验使学生熟悉QUARTUSII软件的安装，基本界面及基本操作，并练习使用QUARTUS的图形编辑器绘制电路图。
二、实验内容：1、安装QUARTUSII软件；2、熟悉QUARTUSII基本界面及操作；3通过一个4位加法器的设计实例来熟悉采用图形输入方式进行简单逻辑设计的步骤。
三、实验仪器：1、PC机一台；2、QUARTUSII软件；3、EDA实验箱。
四、实验原理：4位加法器是一种可实现两个4位二进制数的加法操作的器件。
输入两个4位二进制的被加数A和B，以及输入进位Ci，输出为一个4位二进制和数D和输出进位数Co。
半加操作就是求两个加数A、B的和，输出本位和数S及进位数C。
全加器有3位输入，分别是加数A、B和一个进位Ci。
将这3个数相加，得出本位和数（全加和数）D和进位数Co。
全加器由两个半加器和一个或门组成。
五、实验步骤：安装QUARTUSII软件；因为实验时我的机器了已经有QUARTUSII软件，所以我并没有进行安装软件的操作。
设计半加器：在进行半加器模块逻辑设计时，采用由上至下的设计方法，在进行设计输入时，需要由下至上分级输入，使用QuartusIIGraphic Editor进行设计输入的步骤如下。
（1）、打开QUARTUSII软件，选择File-new project wizard…新建一个设计实体名为has的项目文件；（2）、新建文件，在block.bdf窗口下添加元件符号，并连接。
如下图：半加器原理图（3）、将此文件另存为has.gdf的文件。
（4）、在主菜单中选择Processing→Start Compilation命令，系统对设计进行编译，同时打开Compilation Report Flow Summary窗体，Status视图显示编译进程。
EDA技术实验报告(1)
实验一利用原理图输入法设计4位全加器一、实验目的：掌握利用原理图输入法设计简单组合电路的方法，掌握MAX+plusII的层次化设计方法。
通过一个4位全加器的设计，熟悉用EDA软件进行电路设计的详细流程。
二、实验原理：一个4位全加器可以由4个一位全加器构成，全加器的进位以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的低位进位输入信号cin相接。
1位全加器f-adder由2个半加器h-adder和一个或门按照下列电路来实现。
半加器h-adder由与门、同或门和非门构成。
四位加法器由4个全加器构成1234三、实验内容：1. 熟悉QuartusII软件界面,掌握利用原理图进行电路模块设计的方法。
QuartusII设计流程见教材第五章:QuartusII应用向导。
2.设计1位全加器原理图（1）生成一个新的图形文件（file->new->graphic editor）（2）按照给定的原理图输入逻辑门(symbol－>enter symbol)（3）根据原理图连接所有逻辑门的端口，并添加输入/输出端口（4）为管脚和节点命名：在管脚上的PIN_NAME处双击鼠标左键，然后输入名字；选中需命名的线，然后输入名字。
（5）创建缺省（Default）符号：在File菜单中选择Create Symbol Files for Current File项，即可创建一个设计的符号，该符号可被高层设计调用。
3.利用层次化原理图方法设计4位全加器（1）生成新的空白原理图，作为4位全加器设计输入（2）利用已经生成的1位全加器的缺省符号作为电路单元，设计4位全加器的原理图.4.新建波形文件（file->new->Other Files->Vector Waveform File），保存后进行仿真（Processing ->Start Simulation），对4位全加器进行时序仿真。
EDA实习报告1
贵州师范大学学生实习报告科目：EDA实习专业: 电气工程及其自动化班级: 10电气**: ***学号: ************实验项目名称：数字电子钟的设计实验项目性质：普通试验所属课程名称：VHDL程序设计一、实验目的1 学习VHDL语言的一些基本特点。
2 掌握VHDL程序的基本结构。
3掌握VHDL程序设计方法。
4 要能够用vhdl语言读懂并编写eda程序，对eda设计的总体框架能有较好的把握，掌握各模块的调用方式。
二、实验内容和要求设计一个数字时钟，显示时（2位），分（2位），秒（2位），具体要求是：具有时分秒计数显示功能，以24小时循环计时；数码管动态显示时，分，秒；具有清零功能。
在软件工具平台上，进行VHDL语言的各模块编程输入、编译实现和仿真验证。
三、实验主要仪器设备和材料计算机,开发环境MAX-PLUSII,ZY11EDA实验系统，VHDL语言。
四、实验方法、步骤及结果测试1、设计思路：数字钟的主体是计数器，它记录并显示接收到的秒脉冲个数，其中秒和分位60进制计数器，小时为24进制计数器，分别产生3位BCD码。
BCD码经译码，驱动后接数码显示电路。
根据实验要求，将设计分为5个主要部分，时功能模块、分功能模块、秒功能模块、扫描仪功能模块和7段LED功能模块。
在时、分、秒模块中，包括复位和预置数，其主要思路如下：秒钟的模块：设计一个60进制的计数器，以clk为其时钟信号，每60个clk后产生一个进位信号CF给分钟模块，作为分钟进程的响应信号。
秒钟模块VHDL程序见附录1:仿真波形如下：封装如下图：分钟的模块：同理于秒钟的模块，设计一个60进制的计数器，以CFM为其时钟信号，每60个CFM后产生一个进位信号CFM给小时模块，作为小时模块进程的响应信号。
分钟模块VHDL程序见附录二:仿真波形如下：封装如下图：小时的模块：为24进制计数器，在分的进位信号CFM的激发下计数，从0到23的时候产生一个信号CFH，全部清0，重新开始计时。
EDA实验报告含结果图
EDA电子课程实验报告专业：班级：姓名：学号：实验一四人表决器一实验目的1、熟悉Quartus II软件的使用。
2、熟悉EDA-IV实验箱。
3、熟悉EDA开发的基本流程。
二硬件需求1、RC-EDA-IV型实验箱一台；2、RC-EDA-IV型实验箱配套USB-Blaster下载器一个；3、PC机一台。
三实验原理所谓表决器就是对于一个行为，由多个人投票，如果同意的票数过半，就认为此行为可行；否则如果否决的票数过半，则认为此行为无效。
四人表决器顾名思义就是由四个人来投票，当同意的票数大于或者等于3人时，则认为同意；反之，当否决的票数大于或者等于2人时，则认为不同意。
实验中用4个拨挡开关来表示4个人，当对应的拨挡开关输入为‘1’时，表示此人同意；否则若拨挡开关输入为‘0’时，则表示此人反对。
表决的结果用一个LED表示，若表决的结果为同意，则LED被点亮；否则，如果表决的结果为反对，则LED不会被点亮。
四实验内容VHDL程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;--------------------------------------------------------------------entity EXP3 isport(k1,K2,K3,K4 : in std_logic;ledag : out std_logic_vector(3 downto 0);m_Result : out std_logic);end EXP3;--------------------------------------------------------------------architecture behave of EXP3 issignal K_Num : std_logic_vector(2 downto 0); signal K1_Num,K2_Num: std_logic_vector(2 downto 0); signal K3_Num,K4_Num: std_logic_vector(2 downto 0);beginprocess(K1,K2,K3,K4)beginK1_Num<='0'&'0'&K1;K2_Num<='0'&'0'&K2;K3_Num<='0'&'0'&K3;K4_Num<='0'&'0'&K4;end process;process(K1_Num,K2_Num,K3_Num,K4_Num,)beginK_Num<=K1_Num+K2_Num+K3_Num+K4_Num;end process;process(K_Num) beginif(K_Num>2) thenm_Result<='1';elsem_Result<='0';end if;end process;end behave;实验电路实验二格雷码转换一实验目的1、了解格雷码变换的原理。
EDA实验七八实验报告(1)
实验七序列检测器的VHDL设计(1)实验目的：用状态机实现序列检测器的设计，了解一般状态机的设计与应用。
(2)实验原理：序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出 1，否则输出 0。
由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。
在检测过程中，任何一位不相等都将回到初始状态重新开始检测。
书上P168例5-11 描述的电路完成对序列数”11100101”的检测，当这一串序列数高位在前(左移)串行进入检测器后，若此数与预置的密码数相同，则输出”A”,否则仍然输出”B”。
(3)实验内容 1：用VHDL状态机设计一个8位序列信号检测器。
实验程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SCHK ISPORT (DIN,CLK,CLR: IN STD_LOGIC;AB : OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END ENTITY SCHK;ARCHITECTURE ONE OF SCHK ISSIGNAL Q : INTEGER RANGE 0 TO 8;SIGNAL D : STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIND<="11100101";PROCESS(CLK,CLR)BEGINIF CLR='1' THEN Q<=0;ELSIF CLK'EVENT AND CLK='1' THENCASE Q ISWHEN 0=> IF DIN=D(7) THEN Q<=1; ELSE Q<=0; END IF;WHEN 1=> IF DIN=D(6) THEN Q<=2; ELSE Q<=0; END IF;WHEN 2=> IF DIN=D(5) THEN Q<=3; ELSE Q<=0; END IF;WHEN 3=> IF DIN=D(4) THEN Q<=4; ELSE Q<=0; END IF;WHEN 4=> IF DIN=D(3) THEN Q<=5; ELSE Q<=0; END IF;WHEN 5=> IF DIN=D(2) THEN Q<=6; ELSE Q<=0; END IF;WHEN 6=> IF DIN=D(1) THEN Q<=7; ELSE Q<=0; END IF;WHEN 7=> IF DIN=D(0) THEN Q<=8; ELSE Q<=0; END IF;WHEN OTHERS=> Q<=0;END CASE;END IF;END PROCESS;PROCESS(Q)BEGINIF Q=8 THEN AB<="1010";ELSE AB<="1011";END IF;END PROCESS;END ARCHITECTURE ONE;实验步骤如下：1 将源程序以SCHK.vhd的形式存入D盘名为liulin的文件夹中2 全程编译3 时序仿真4 引脚锁定和下载引脚锁定如下：CLR-PIN34；CLK-PIN32；DIN- PIN33；AB[0]- PIN77、 AB[1]- PIN78、AB[2]- PIN83、 AB[3]- PIN84；5 实际测试时序仿真波形如下图：实验分析：选择电路模式 No.8 。
EDA实验报告
实验三: 二位比较器的设计与实现一．实验简介：这个实验将指导你通过使用ISE软件进行简单的二位比较器的设计与实现。
二．实验目的：•使用ISE软件设计并仿真。
•学会程序下载。
三．实验原理：1．ISE软件是一个支持数字系统设计的开发2．用ISE软件进行设计开发时基于相应器件型号的。
注意：软件设计时选择的器件型号是与实际下载板上的器件型号相同。
3．图2-1所示为二位比较器的真值表，本实验中用Verilog语句来描述。
b[1] b[0] a[1] d[0]0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1a_eq_b a_gt_b a_lt_b1 0 00 1 00 1 00 1 00 0 11 0 00 1 00 1 00 0 10 0 11 0 00 1 00 0 10 0 10 0 11 0 0四．实验步骤：1．新建工程（1）双击桌面上“”图标，启动ISE软件(也可从开始菜单启动)。
每次打开ISE都会默认恢复到最近使用过的工程界面。
当第一次使用时，由于还没有历史工程记录，所以工程管理区显示空白。
选择File—New Project选项，在弹出的对话框中输入工程名称并指定工程路径。
（2）点击Next按钮进入下一页，选择所使用的芯片及综合、仿真工具。
计算机上安装的所有用于仿真和综合的第三方EDA工具都可以在下拉菜单中找到。
在图中我们选用了Spartan6 XC6SLX16芯片，采用CSG324封装，这是NEXYS3开发板所用的芯片。
另外，我们选择Verilog作为默认的硬件描述语言。
（3）再点击Next按钮进入下一页，这里显示了新建工程的信息，确认无误后，点击Finish 就可以建立一个完整的工程了。
（1）在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择New Source命令，选择Verilog Module输入，并输入Verilog文件名。
EDA原理及应用 实验报告
一.基础部分1.整体框架采用自顶向下的层次化设计思路，将实现功能的各模块放入单独的文件内完成，最后通过top文件例化各个模块实现整体功能，再根据引脚约束与硬件对应。
在本例的基础部分主要分为计数频率5hz的分频，七段数码管的驱动，七段数码管扫描的频率，计数模块，16进制到10进制转换模块。
下面逐项介绍：2.计数频率5HZ分频a.设计思路由上一个实验，我们知道1HZ的分频需要计数到49999999，因此本例的5HZ应该计数到上次计数值的五分之一：9999999，也就是十六进制下的98967f，将分频后的时钟div_clk_098作为输出。
为了最终的顶层设计具有清零功能，因此对每一个子模块也加入清零引脚。
b.源代码module divclk_2_098(input clk_098,input rst_098,output reg div_clk_098);reg[31:0]counter_098;always@(posedge clk_098 or posedge rst_098)beginif(rst_098)counter_098<=32'h00000000;elseif(counter_098==32'h0098967f)//5hz分频begincounter_098<=32'h00000000;div_clk_098<=~div_clk_098;endelsecounter_098<=counter_098+1;endendmodule3.数码管刷新频率分频a.设计思路根据人眼的视觉暂留效应，当数码管的刷新频率很快的时候，看上去会像多个数码管通识导通。
但原有100MHZ的主频太快，以此刷新并不能实现效果，查阅资料并实际测试，让其计数到60000左右可以完成任务，最终选取了61567，即16进制下的f07f，将输出scan_clk_098作为顶层文件中的七段数码管的时钟进行驱动刷新。
《电路与模拟电子技术》EDA实验报告(实验一)
《电路与模拟电子技术》EDA实验报告（实验一）
一、实验目的：
1、验证叠加原理的正确性；
2、验证戴维南定理；
二、实验内容
求下图电路的戴维南等效电路，用此电路验证叠加原理的正确性。
1、戴维南等效电路。
第一步：测ab间的开路电压
第二步：测ab间的短路电流
第三步：求等效电阻：
R=18V/4.5A=4Ω
第四步：ab间的电流为I=18V/（4+8）Ω =1.5A
2、验证叠加原理的正确性
第一步：电路中只有电流源作用时，测出ab间的电流
第二步：电路中只有电压源作用时，测出ab间的电流
第三步：算出ab间的电流I=2A-500mA=1.5A
三、实验总结：
在仿真的过程中出现的问题：
验证叠加原理的正确性的第一步时，遇到错误，截图如下：
原因可能为直接在电压源的两端加了一根导线使其短路，将电压源去掉解决了该问题。
心得：此次实验让我掌握了模拟电路中万能表的使用以及multism7
简单的操作，让我对叠加原理和戴维南定理有了更深刻的了解；实验中遇到到错误让我明白做事要细心，不要想当然地按自己认为的去做。
EDA的实验报告
杭州电子科技大学实验报告实验课程名称实实班姓学指导教验验序内号容级名号师eda技术 1 分频器与频率计设计 123 吕文 123 黄某二○一四年 4月 18 日一、实验的目的与要求实验名称：分频器与频率计设计实验目的：1、初识verilog hdl语言熟练verilog 的语法2、学习quartus调用modelsim进行仿真3、掌握用fpga实现简易的分频器与频率计的原理与方法实验要求：1、设计一个可控分频器，输入20mhz或 12mhz 时钟（可选择其中一种），输出100hz~10khz，输出100hz ~ 10khz，输出频率数控可调（按键或者使用in-system sources and probes），输出波形占空比为50%，接蜂鸣器；2、设计一个简易频率计，输入为方波，测量频率的范围100hz ~ 9999hz ，测量精度<1%，频率计输出可以接数码管或者使用in-system sources and probes观察3、分频器输出接频率计的输入二、实验原理分频器的原理：把输入的信号作为计数脉冲，由于计数器的输出端口是按一定规律输出脉冲的，所以对不同的端口输出的信号脉冲，就可以看作是对输入信号的”分频“。
频率计是对信号的频率进行测量并显示测量结果。
原理就是在1秒钟内对时钟计数，得到的数字就是频率大小。
频率计的设计是用一个标准的时钟20mhz来做参照，以1s钟为周期，为20000000个周期，同时定义一个计数的变量q ,当输入的端口出现上升沿的时候，变量加1，那么在一秒钟内cout的数值即为，该波形的频率。
最后将分频器的输出端口接入频率计的输入端口，用频率计来测量波形的频率大小，通过比较实际的频率fre1与测出来的频率大小fre2，就知道了该频率计的误差。
三、实验内容实验步骤 1、大概的把框架建起来，把思路想好2、先设计一个符合要求的分频器3、进行仿真，看效果3、再设计一个符合要求的频率计4、用modelsim进行仿真5、把这两部分连接起来，最后进行仿真得到结果6、得到频率计的测频误差本实验分频器的时钟是20mhz，分频出来的是100hz~10khz的波形，那么就定义一个变量当做分频比[17:0] div ,可以用按键来控制div的大小，继而实现分频出来的大小。
EDA实验设计报告
EDA实验设计报告一、实验名称基于FPGA的数字时钟二、实验目的初步掌握EDA设计环节，通过设计一个数字时钟，加深FPGA的工作原理和开发流程，加强硬件描述语言V erilog的编程能力，为后续学习和竞赛打好基础。
通过设计扩展部分，进一步提高FPGA的设计能力，同时了解软硬件接口的设计，建立起系统设计的概念。
三、实验内容1、数字时钟（1）基本要求用同步时序电路设计实现时、分、秒计数的数字钟，并在数码管上正确显示。
（2）扩展要求1、可以按键清。
；2、支持年月日显示功能，用按键进行年月日和时分秒间显示切换。
3、可对显示内容进行修改，用按键键值代替显示内容，按键键值可自行定义。
2、秒表设计内容：利用5个数码管完成秒表显示功能。
要求：1、精度达100ms；2、可以清零；3、可暂停；4、最大计时为999.9s。
3、跑马灯设计实现8个发光二极管以不同频率（2Hz,1Hz,0.5Hz）循环进行左滚动、右滚动、向中间滚动、向两边滚动、闪动等效果，不同频率显示用按键进行切换。
4、VGA显示设计1、分辨率为1024*768/60Hz、1024*768/75Hz、800*600/60Hz三种。
2、红绿蓝单色、彩色棋盘格、圆等图形以1Hz的速率切换显示；3、8级灰度呈条状递增显示。
四、实验仪器Altera公司：Cyclone II EP2C20Q240 FPGA 及实验箱USB-BLASTER 下载线Quartus II 11.0 开发环境外围电路五、实验内容1、硬件系统图学校实验箱系统图：自制显示电路图：4段数码管X2 74LS138VGA接口电路数码管电路led灯电路2、软件部分顶层设计文件bdf原理图输出模块组成。
控制模块：控制功能模块的开启和关闭，同时控制系统选择输出输出相应模块的信号。
系统选择输出模块：因为实验箱数码管和led灯共用8个端口，由三片锁存器控制，所以该模块可根据控制模块的信号选择开启相应模块的输出和锁存控制端。
EDA技术及应用实验报告
一、实验目的
1.在掌握可控脉冲发生器的基础上了解正负脉宽数调制信号发生的原理
2.熟练的运用示波器观察试验箱上的探测点波形
3.掌握时序电路设计的基本思想
二、实验内容：
本实验的任务是设计一个正负脉宽数控调制信号发生器。要求能够输出正负脉宽数控的脉冲波，正脉冲调制的脉冲波和负脉冲调制的脉冲波。试验中的时钟信号选择模块的1MHz信号。用拨档开关K1~K8作为正脉冲脉宽的输入，用S1~S8作为负脉冲脉宽的输入，可在Quartus II中查看仿真图，或查看时序仿真图。
C，对仿真软件很不熟悉。本实验用到了元件例化，要将四位全加器的.VHD文件复制到八位全加器的文件夹里。最开始的时候不知道这一点，所以八位全加器在运行是出错。通过老师的帮助知道了应该如何正确的操作，完成了实验。
五、实验心得。
第一次上机实验让我学会了如何使用Quartus II仿真软件，这个软件和以前用到的软件都不一样，它在计算机上完成管脚的绑定，然后通过下载线下载到芯片上就可以实现需要的功能。通过这次实验，也让我对元件例化有了更好的了解。基本掌握了全加器的工作原理，对VHDL编程语言有了更深入的理解。
实验二
姓 名:学 号:班 级:
指导老师:日 期:
一、实验目的
1.了解数字秒表的工作原理
2.进一步熟悉用VHDL语言编写驱动七段码管显示的代码
3.掌握VHDL编写中的一些小技巧
二、实验内容：
本实验的任务就是设计一个秒表，系统时钟选择时钟模块的1MHz，由于计时时钟信号为100Hz ,因此需要对系统时钟进行10000分频才能得到，因为七段码管需要扫描显示，本实验选择1MHz。另外为了控制方便，需要一个复位开关，使能计时按键，分别使用拨档开关K1,K2，拨动K1系统复位，所有寄存器全部清零。拨动K2秒表启动计时；如果再次拨动K2，秒表停止计时，除非拨动K1，系统才能复位，显示全部为00-00-00。
EDA实验报告
微波电路EDA 实验报告实验一微带天线一、设计要求设计一个微带缝隙天线，工作频率3.75GHz，基片的介电常数为2.33，厚度为30mil。
天线采用内部端口馈电，开放边界条件（即基片处于空气中）。
要求画出天线的电磁结构图，设计匹配网络，使天线取得最大辐射功率。
对天线进行电磁仿真分析，观察二维及三维的电流分布情况。
记录微带天线的结构图、匹配电路，以及最终的匹配结果。
二、实验仪器硬件：PC机软件：Microwave Office软件三、设计步骤简要的写明主要设计步骤，计算的参数，创建的电路图、测量图。
具体的软件操作步骤不用写。
1、创建新工程。
并将单位设为：GHz，mil。
2、设置边界条件在Enclosure标签页，设单位：mil；X-Dimension=3000，X-Divisions=60，Y-Dimension=3000，X-Dvisions=60；定义介质层：Layer1，Thickness项设为300，er设为1；Layer2，Thickness项设为30，er设为2.33；Layer3，Thickness项设为300，er设为1，其余不变；设置边界属性：选择Boundaries标签页，Enclosure Top及Bottom均选Approximate open项。
a天线的结构尺寸图 b 实验绘制电路图一3、绘制缝隙天线天线的结构尺寸如图1所示。
在Layer2层画缝隙天线，绘制时分为4部分，上、下各一个不规则矩形，中间2个小矩形，在上方小矩形的下边缘添加Internal Port（内置端口）。
图二原理图三维视图4、设置工作频率在工程浏览页，双击Project Options项，设置工作频率范围：1~8GHz，阶长0.01GHz；再选择EM Structure\Slot Antenna项，点右键，选Options项，在Frequency V alues页去掉Use project frequency项前的选钩，设置非线性仿真频率：1~8GHz，阶长0.5GHz；再选择Mesh标签页，去掉Use project frequency项前的选钩，设网格密度为Low，单元大小限制依次为10、10、4、4。
EDA实验报告-实验1-简单组合逻辑设计
暨南大学本科实验报告专用纸课程名称EDA实验成绩评定实验项目名称简单组合逻辑设计指导教师郭江陵实验项目编号01 实验项目类型验证实验地点B305 学院电气信息学院系专业物联网工程组号：A6一、实验前准备本实验例子使用独立扩展下载板EP1K10_30_50_100QC208(芯片为EP1K100QC208)。
EDAPRO/240H实验仪主板的VCCINT跳线器右跳设定为3.3V；EDAPRO/240H实验仪主板的VCCIO跳线器组中“VCCIO3.3V”应短接，其余VCCIO均断开；独立扩展下载板“EP1K10_30_50_100QC208”的VCCINT跳线器组设定为 2.5V；独立扩展下载板“EP1K10_30_50_100QC208”的VCCIO跳线器组设定为3.3V。
请参考前面第二章中关于“电源模块”的说明。
二、实验目的1、熟悉Max+Plus II下简单的VHDL文本方式设计。
2、学习使用JTAG接口下载逻辑电路到CPLD并能调试到正常工作。
3、熟悉数字电路集成设计的过程。
三、实验原理译码器是把输入的数码解出其对应的数码，例如：BCD至7段显示器执行的动作就是把一个四位的BCD码转换成7个码的输出，以便在7段显示器上显示这个十进制数。
译码器有N个二进制选择线，那么最多可译码转换成2N个数据。
当一个译码器有N条输入线及M条输出线时，则称为N×M的译码器。
3×8译码器是依此而来。
3×8译码器真值表如下表所示：四、实验内容把译码器的输入接到拨码开关，输出端接8个LED灯，通过拨码开关改变输入的逻辑电平变化来观察LED输出情况，验证3×8译码器的工作状态。
五、实验要求学习使用Max+Plus II 的使用VHDL 语言组成简单的数字逻辑电路。
六、设计框图及原理图首先判断使能端口EN 状态，当其满足高电平时，判断三个输入端口A2、A1、A0的状态来决定输出，如使能端口为低电平则固定输出不受三个逻辑输入A2、A1、A0的影响，使能有效时按照三个输入状态来决定八个输出的状态。
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EDA 实验报告实验一：组合电路的设计实验内容是对2选1多路选择器VHDL 设计，它的程序如下：ENTITY mux21a ISPORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a;ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGIN d <= a AND (NOT S) ; e <= b AND s ; y <= d OR e ;END ARCHITECTURE one ;Mux21a 仿真波形图以上便是2选1多路选择器的VHDL 完整描述，即可以看成一个元件mux21a 。
mux21a 实体是描述对应的逻辑图或者器件图，图中a 和b 分别是两个数据输入端的端口名，s 为通道选择控制信号输入端的端口名，y 为输出端的端口名。
Mux21a 结构体可以看成是元件的内部电路图。
最后是对仿真得出的mux21a 仿真波形图。
Mux21a 实体Mux21a 结构体实验二：时序电路的设计实验内容D触发器的VHDL语言描述，它的程序如下：LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY DFF1 ISPORT (CLK : IN STD_LOGIC ;D : IN STD_LOGIC ;Q : OUT STD_LOGIC );END ;D触发器ARCHITECTURE bhv OF DFF1 ISBEGINPROCESS (CLK)BEGINIF CLK'EVENT AND CLK = '1'THEN Q <= D ;END IF;END PROCESS ;END bhv;D触发器的仿真波形图最简单并最具代表性的时序电路是D触发器，它是现代可编程ASIC设计中最基本的时序元件和底层元件。
D触发器的描述包含了VHDL对时序电路的最基本和典型的表达方式，同时也包含了VHDL中许多最具特色的语言现象。
D触发器元件如上图所示，其在max+plus2的仿真得出上面的波形实验三：设计含异步清零和同步时钟使能的加法计数器实验内容一个带有异步复位和同步时钟使能的十进制加法计数器，它的程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT (CLK,RST,EN:IN STD_LOGIC;CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END CNT10;ARCHITECTURE behav OF CNT10 ISBEGINPROCESS(CLK,RST,EN)VARIABLE CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF RST='1'THEN CQI:=(OTHERS=>'0'); --计数器异步复位ELSIF CLK'EVENT AND CLK='1' THEN --检测时钟上升沿IF EN='1'THEN --检测是否允许计算（同步使能）IF CQI<9 THEN CQI:=CQI+1; --允许计数，检测是否小于9ELSE CQI:=(OTHERS=>'0'); --大于9，计数值清零END IF;END IF;END IF;IF CQI=9 THEN COUT<='1'; --计数大于9，输出进位信号ELSE COUT<='0';END IF;CQ<=CQI; --将计数值向端口输出END PROCESS;END behav;加法计数器的工作时序程序说明RST是异步清信号，高电平有效；CLK是锁存信号；D[3..0]是4位数据输入端。
当EN为'1'时，多路选择器将加1器的输出值加载于锁存器的数据端；当EN为'0'时将"0000"加载于锁存器.实验四：用原图输入法设计8位全加器实验内容：完成半加器和全加器的设计。
实验目的：熟悉利用max+plus2的原理图输入方法设计简单组合电路，掌握层次化设计的方法。
半加器的原理图如下半加器的时序仿真波形如下：将半加器的原理图选择File中的Create Default Symbol项，此时即将当前文件变成了一个包装好的单一元件，并被放置在工程路径指定的目录中以备后用。
H_adder一位全加器的VHDL描述，它的电路图如下1位全加器的时序仿真波形如下一位全加器可以由两个半加器和一个或门连接而成。
8位全加器设计原理图八位全加器的波形仿真如上图实验五：用原理图输入法设计较复杂数字系统实验目的：熟悉原理图输入法中74系列等宏功能元件的使用方法，掌握更复杂的原理图层次化设技术和数字系统设计方法。
实验内容：完成2位十进制频率计的设计，并进行仿真测试，给出仿真波形。
实验原理图：时序仿真波形图：实验分析：F_IN是待测频率信号，CNT_EN是对待测频率脉冲计数允许信号CNT_EN高电平时允许计数，低电平时禁止计数。
仿真波形显示，当CNT_EN为高电平时允许conter8对F_IN计数，低电平时conter8停止计数，由锁存信号LOCK 发出的脉冲，将conter8中的二个4位十进制数锁存进74374中，并由74374分高低位通过总线H[6..0]和L[6..0]输给74248译码输出显示，即测得的频率值。
此后由清零信号CLR对计数器conter8清零，以备下一周期计数之用。
实验六：七段数码显示译码器设计实验目的：学习7段数码显示译码器设计，学习VHDL的CASE语句应用及多层次设计方法。
实验内容：7段数码的程序和其波形方真，它的程序如下：LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY DecL7S ISPORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0) ;LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) ;END ;ARCHITECTURE one OF DecL7S ISBEGINPROCESS( A )BEGINCASE A(3 DOWNTO 0) ISWHEN "0000" => LED7S <= "0111111" ; -- X"3F"'0WHEN "0001" => LED7S <= "0000110" ; -- X"06"'1WHEN "0010" => LED7S <= "1011011" ; -- X"5B"'2WHEN "0011" => LED7S <= "1001111" ; -- X"4F"'3WHEN "0100" => LED7S <= "1100110" ; -- X"66"'4WHEN "0101" => LED7S <= "1101101" ; -- X"6D"'5WHEN "0110" => LED7S <= "1111101" ; -- X"7D"'6WHEN "0111" => LED7S <= "0000111" ; -- X"07"'7WHEN "1000" => LED7S <= "1111111" ; -- X"7F"'8WHEN "1001" => LED7S <= "1101111" ; -- X"6F"'9WHEN "1010" => LED7S <= "1110111" ; -- X"77"'10WHEN "1011" => LED7S <= "1111100" ; -- X"7C"'11WHEN "1100" => LED7S <= "0111001" ; -- X"39"'12WHEN "1101" => LED7S <= "1011110" ; -- X"5E"'13WHEN "1110" => LED7S <= "1111001" ; -- X"79"'14WHEN "1111" => LED7S <= "1110001" ; -- X"71"'15WHEN OTHERS => NULL ;END CASE ;END PROCESS ;END ;7段译码器仿真波形实验七：数控分频器的设计实验目的：学习数控分频器的设计、分析和测试方法实验原理：数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。
当输入输入不同的CLK时钟频率和预置值D时得不同FOUT电平它的程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DVF ISPORT ( CLK : IN STD_LOGIC;D : IN STD_LOGIC_VECTOR(7 DOWNTO 0);FOUT : OUT STD_LOGIC );END;ARCHITECTURE one OF DVF ISSIGNAL FULL : STD_LOGIC;BEGINP_REG: PROCESS(CLK)VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINIF CLK'EVENT AND CLK = '1' THENIF CNT8 = "11111111" THENCNT8 := D; --当CNT8计数计满时，D被同步预置给计数器CNT8FULL <= '1'; --同时使溢出标志信号FULL输出为高电平ELSE CNT8 := CNT8 + 1; --否则继续作加1计数FULL <= '0'; --且输出溢出标志信号FULL为低电平END IF;END IF;END PROCESS P_REG ;P_DIV: PROCESS(FULL)VARIABLE CNT2 : STD_LOGIC;BEGINIF FULL'EVENT AND FULL = '1'THEN CNT2 := NOT CNT2; - -如果溢出标志信号FULL为高电平，D触发器输出取反IF CNT2 = '1' THEN FOUT <= '1';ELSE FOUT <= '0';END IF;END IF;END PROCESS P_DIV ;END;上例的时序波形如下：当给出不同输入值D时，FOUT输出不同频率（CLK周期=50ns）数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，本设计中的数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。