VHDL语言设计七段示波译码器
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课程: 数字逻辑与数字系统BCD-七段译码示波器实验报告
系：电子信息与计算机科学系
专业：自动化
班级：文自112—2班
姓名：桑*超
学号： 2011905192**
指导教师：徐红霞
学年学期：2012-2013学年（第一学期）
2012年12月19日
姓名: 桑*超班级: 文自112-2班学号: 2011905192**
试验: VHDL语言设计日期:2012.12.19 指导老师: 徐洪霞
一、实验报告的名称: VHDL语言设计BCD-七段译码示波器
二、本次实验的目的:
1.掌握VHDL 语言的设计技巧
2.用VHDL语言设计BCD-七段译码示波器
三、设计过程:
1.工程编译源：用VHDL语言编程。
2.功能仿真：将功能编译后的结果进行仿真。
3.引脚锁定:将个信号按要求分配到相应引脚.
4.物理实现：将结果下载到所悬着的器件中
四、写出源程序,画出防真波形图.
例化后: 显示器:
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity v_deco74 is
port( num : in std_logic_vector(3 downto 0);
b : out std_logic_vector(6 downto 0));
end v_deco74;
architecture one of v_deco74 is
begin
process(num)
begin
case a is
when "0000"=>b<="1111110";
when "0001"=>b<="0110000";
when "0010"=>b<="1101101";
when "0011"=>b<="1111001";
when "0100"=>b<="0110011";
when "0101"=>b<="1011011";
when "0110"=>b<="1011111";
when "0111"=>b<="1110000";
when "1000"=>b<="1111111";
when "1001"=>b<="1111011";
when others =>b<="XXXXXXX";
end case;
end process;
end one;
五、实验总结,主要包括实验中所犯错误,怎样改正等
1.在文件名必须与VHDL文件中的设计实体名保持一致。
2.要记住七段示波译码器是共阴极的.
3.要知道七段示波译码器的a、b、c、d、e、f段分别所对应的位置