7段数码显示译码器设计
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附表1：
广州大学学生实验报告
开课学院及实验室：物理与电子工程学院-电子楼317室2016年 4 月28 日
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8控制）为低电平，保持显示数字计数满15（显示为F）LED-D8（cout rst（键7控制）为低电平，清零
七、实验心得:
通过本次实验，对QuartusII有了进一步的学习和认识，对Verilog也有了深入了解。学会了7段数码显示译码器的Verilog硬件设计，学的CASE语句应用及多层次设计方法。实验中，要对每一个功能模块做时序仿真，检验是否符合设计需求，最后综合起来做仿真测试，确认无误后再下载到目标机上进行硬件测试。
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项目名称”栏以上部分统一。
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