十六进制七段数码显示译码器
数字逻辑知到章节答案智慧树2023年江西理工大学
数字逻辑知到章节测试答案智慧树2023年最新江西理工大学第一章测试1.四位二进制数的最大数是（）。
参考答案:11112.将数1101.11B转换为十六进制数为（）。
参考答案:D.CH3.十数制数2006.375转换为二进制数是（）。
参考答案:11111010110.0114.将十进制数130转换为对应的八进制数（）。
参考答案:2025.四位二进制数0111加上0011等于1010。
（）参考答案:对6.16进制数2B等于10进制数（）。
参考答案:437.16进制数3.2等于2进制数（）。
参考答案:11.0018.十进制数9比十六进制数9小。
（）参考答案:错9.与八进制数(47.3)8等值的数为（）参考答案:(100111.011)2;(27.6)1610.有符号数10100101的补码是（）。
参考答案:1101101111.[X]补＋[Y]补=（）。
参考答案:[X＋Y]补12.十进制数7的余3码是（）。
参考答案:101013.以下代码中为无权码的为（）。
参考答案:余三码;格雷码14.格雷码具有任何相邻码只有一位码元不同的特性。
（）参考答案:对第二章测试1.逻辑函数的表示方法中具有唯一性的是（）。
参考答案:卡诺图;真值表2.在何种输入情况下，“与非”运算的结果是逻辑0。
（）参考答案:全部输入是13.逻辑变量的取值１和０可以表示（）。
参考答案:电位的高、低;真与假;开关的闭合、断开;电流的有、无4.A’+B’等于（）。
参考答案:(AB)’5.以下表达式中符合逻辑运算法则的是（）。
参考答案:A+1=16.逻辑函数两次求反则还原，逻辑函数的对偶式再作对偶变换也还原为它本身。
（）参考答案:对7.求Y=A（B+C）+CD的对偶式是（）。
参考答案:(A+BC)(C+D)8.已知逻辑函数Y的波形图如下图，该逻辑函数式是Y=（）。
参考答案:A’BC+AB’C+ABC’9.任意函数的全体最大项之积为1。
（）参考答案:错10.下列哪些项属于函数Y(A、B、C、D)=(A’B+C)’D+AB’C’的最小项（）。
VHDL十六进制
VHDL 设计一个十六进制计数器一、实验目的1．进一步了解VHDL设计方法2．熟悉数码管和LED的显示二、实验所用仪器及元器件1、计算机2、Quartus II 7.2 (32-Bit)软件3、EP2C5实验箱三、实验内容（1）、设计一个十六进制计数器，用一个数码管、8个彩灯循环显示计数状态。
（2）、有清零信号控制，按下后从零开始。
四、设计思路与过程根据实验要求，需要实现在拨码开关或者按键的控制下实现十六进制计数器。
首先，确定输入输出变量：输入：拨码开关a：清零；时钟clk:：提供有效时钟沿；输出SEL-LED：8维向量b:连接8个发光二极管。
输出SEL-DATA ：8维向量b:连接8个发光二极管。
其次，确定电路工作状态因为要实现计数十六进制计数器，所以首先要实现在时钟控制下实现计数；还要考虑到清零信号；再次，实现对计术状态的表示；也就是让计数状态用数码管和LED显示出来。
具体程序如下：五、VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY count16 ISPORT(CLK5 :IN STD_LOGIC;RST :IN STD_LOGIC;SEG_SEL :OUT STD_LOGIC_VECTOR(2 DOWNTO 0);SEG_DA :OUT STD_LOGIC_VECTOR(7 DOWNTO 0);LED :OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END count16;ARCHITECTURE BEHA VE OF count16 ISSIGNAL SHIFT_CNT,TEMP :STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL CNT_V ALUE :STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK5)BEGINIF RST='1' THEN TEMP <="0000";ELSIF CLK5'EVENT AND CLK5='1' THENIF TEMP="1111" THENTEMP <="0000";ELSETEMP<=TEMP+1;END IF;END IF;END PROCESS;SHIFT_CNT<=TEMP;SEG_SEL<="000";PROCESS(SHIFT_CNT)BEGINCASE SHIFT_CNT ISWHEN "0000" => SEG_DA<=x"3F";LED<="00000001";WHEN "0001" => SEG_DA<=x"06";LED<="00000010";WHEN "0010" => SEG_DA<=x"5B";LED<="00000100";WHEN "0011" => SEG_DA<=x"4F";LED<="00001000";WHEN "0100" => SEG_DA<=x"66";LED<="00010000";WHEN "0101" => SEG_DA<=x"6D";LED<="00100000";WHEN "0110" => SEG_DA<=x"7D";LED<="01000000";WHEN "0111" => SEG_DA<=x"07";LED<="10000000";WHEN "1000" => SEG_DA<=x"7F";LED<="00000001";WHEN "1001" => SEG_DA<=x"6F";LED<="00000010";WHEN "1010" => SEG_DA<=x"77";LED<="00000100";WHEN "1011" => SEG_DA<=x"7C";LED<="00001000";WHEN "1100" => SEG_DA<=x"39";LED<="00010000";WHEN "1101" => SEG_DA<=x"5E";LED<="00100000";WHEN "1110" => SEG_DA<=x"79";LED<="01000000";WHEN "1111" => SEG_DA<=x"71";LED<="10000000";END CASE;END PROCESS;END BEHA VE;六、实验 QuarterII原理图：七、仿真波形八、故障及问题分析本次实验整体比较顺利，但仍旧出现了一个个问题：开始时引脚分配有问题，没有找到与EP2C5有关的引脚，后来找到了。
EDA实验报告
EDA实验报告班级：姓名：目录实验一：七段数码显示译码器设计 (1)摘要 (1)实验原理 (1)实验方案及仿真 (1)引脚下载 (2)实验结果与分析 (3)附录 (3)实验二：序列检测器设计 (6)摘要 (6)实验原理 (6)实现方案及仿真 (6)引脚下载 (7)实验结果与分析 (8)实验三：数控分频器的设计 (11)摘要 (11)实验原理 (11)方案的实现与仿真 (11)引脚下载 (12)实验结果及总结 (12)附录 (12)实验四：正弦信号发生器 (14)摘要 (14)实验原理 (14)实现方案与仿真 (14)嵌入式逻辑分析及管脚下载 (16)实验结果与分析 (17)附录 (18)实验一：七段数码显示译码器设计摘要：七段译码器是一种简单的组合电路，利用QuartusII的VHDL语言十分方便的设计出七段数码显示译码器。
将其生成原理图，再与四位二进制计数器组合而成的一个用数码管显示的十六位计数器。
整个设计过程完整的学习了QuartusII的整个设计流程。
实验原理：七段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA\CPLD中来实现。
本实验作为7段译码器，输出信号LED7S的7位分别是g、f、e、d、c、b、a，高位在左，低位在右。
例如当LED7S 输出为“1101101”时，数码管的7个段g、f、e、d、c、b、a分别为1、1、0、1、1、1、0、1。
接有高电平段发亮，于是数码管显示“5”。
实验方案及仿真：I、七段数码显示管的设计实现利用VHDL描述语言进行FPGA上的编译实现七段数码显示译码器的设计。
运行QuartusII在G:\QuartusII\LED7S\下新建一个工程文件。
新建一个vhdl语言编译文件，编写七段数码显示管的程序见附录1-1。
十六进制7段数码显示译码器设计
十六进制7段数码显示译码器设计一、实验目的1.学习7段数码显示译码器的Verilog的设计，并掌握其原理方法2.学习使用QuartusⅡ软件3.学习设计仿真软件的正确使用方法二、实验原理7段显示译码器是纯组合电路。
通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码器，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是十进制的，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用Verilog译码程序在FPGA/CPLD 来实现。
所以首先要设计一段程序（参考以下的真值表1）。
设输入的4位码为A[3:0],输出控制7段共阴数码管的7位数码管的7位数据为LED7S的7位分别接图的共阴数码管的7个段，高位在左，低位在右。
例如当LED7S输出为“1101101”时，数码管的7个段g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。
这里没有考虑或者表示小数点的发光管，如果要考虑，需要增加段h,然后将LED7S改为8位输出。
表1 7段译码器真值表输入码输出码代表数据0000 0111111 00001 0000110 10010 1011011 20011 1001111 30100 1100110 40101 1101101 50110 1111101 60111 0000111 71000 1111111 81001 1101111 91010 1110111 A1011 1111100 B1100 0111001 C1101 1011110 D1110 1111001 E1111 1110001 F三、实验任务将设计好的Verilog译码器程序在QuartusⅡ上进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形。
四、实验步骤1.新建一个文件夹DECL_DEMO，然后选择File，点击new，再打开Verilog HDL File文件类型。
数字电子技术试题库及答案
数字电子技术期末试题库一、选择题：A组：1.如果采用偶校验方式，下列接收端收到的校验码中，（ A ）是不正确的A、00100B、10100C、11011D、11110２、某一逻辑函数真值表确定后，下面描述该函数功能的方法中，具有唯一性的是（B）A、逻辑函数的最简与或式B、逻辑函数的最小项之和C、逻辑函数的最简或与式D、逻辑函数的最大项之和３、在下列逻辑电路中，不是组合逻辑电路的是（D）A、译码器B、编码器C、全加器D、寄存器４、下列触发器中没有约束条件的是（D）A、基本RS触发器B、主从RS触发器C、同步RS触发器D、边沿D触发器５、555定时器不可以组成D。
A.多谐振荡器B.单稳态触发器C.施密特触发器D.J K触发器６、编码器（A）优先编码功能，因而（C）多个输入端同时为１。
A、有B、无C、允许D、不允许７、（D）触发器可以构成移位寄存器。
A、基本RS触发器B、主从RS触发器C、同步RS触发器D、边沿D触发器８、速度最快的A/D转换器是（A）电路A、并行比较型B、串行比较型C、并－串行比较型D、逐次比较型9、某触发器的状态转换图如图所示，该触发器应是( C )A. J-K触发器B. R-S触发器C. D触发器D. T触发器10.（电子专业作）对于VHDL以下几种说法错误的是（A ）A VHDL程序中是区分大小写的。
B 一个完整的VHDL程序总是由库说明部分、实体和结构体等三部分构成C VHDL程序中的实体部分是对元件和外部电路之间的接口进行的描述，可以看成是定义元件的引脚D 结构体是描述元件内部的结构和逻辑功能B组：1、微型计算机和数字电子设备中最常采用的数制是--------------------------------（ A ）A.二进制B.八进制C. 十进制D.十六进制2、十进制数6在8421BCD码中表示为-------------------------------------------------（ B ）A.0101B.0110C. 0111D. 10003、在图1所示电路中，使__AY 的电路是---------------------------------------------（ A ）A. ○1B. ○2C. ○3D. ○44、接通电源电压就能输出矩形脉冲的电路是------------------------------------------（ D ）A. 单稳态触发器B. 施密特触发器C. D触发器D. 多谐振荡器5、多谐振荡器有-------------------------------------------------------------------------------（ C ）A. 两个稳态B. 一个稳态C. 没有稳态D. 不能确定6、已知输入A、B和输出Y的波形如下图所示，则对应的逻辑门电路是-------（ D ）A. 与门B. 与非门C. 或非门D. 异或门7、下列电路中属于时序逻辑电路的是------------------------------------------------------（ B ）A. 编码器B. 计数器C. 译码器D. 数据选择器8、在某些情况下，使组合逻辑电路产生了竞争与冒险，这是由于信号的---------（ A ）A. 延迟B. 超前C. 突变D. 放大9、下列哪种触发器可以方便地将所加数据存入触发器，适用于数据存储类型的时序电路--------------------------------------------------------------------------------（ C ）A. RS触发器B. JK触发器C. D触发器D. T触发器10、电路和波形如下图，正确输出的波形是-----------------------------------------------（ A ）A. ○1B. ○2C. ○3D. ○4C组：1．十进制数25用8421BCD码表示为 A 。
译码器和数码显示器实验思考题
译码器和数码显示器实验思考题引言译码器和数码显示器是数字电路中常见的组件，它们在信息处理和显示方面起到重要作用。
本文将探讨译码器和数码显示器的原理、应用以及相关实验思考题。
一、译码器的原理与应用1.1 原理译码器是一种将输入信号转换为输出信号的电路。
其基本原理是根据输入信号的不同组合方式，选择性地激活输出线路上的某些信号。
常见的译码器有二-四译码器、三-八译码器等。
二-四译码器是最简单的一种译码器。
它有两个输入线A和B，两个输出线Y0、Y1、Y2和Y3。
根据输入信号A和B的不同组合，只有一个输出线上会出现高电平，其余输出线都为低电平。
1.2 应用1.2.1 地址译码在计算机系统中，地址译码是非常重要的一环。
CPU通过地址总线向外部存储器发送读写请求时，需要将地址信息转换为对应的存储单元或外设。
例如，在一个具有16个存储单元（从0到15）的系统中，使用一个四位的地址来表示存储单元的编号。
这时可以使用一个四-十六译码器将四位地址转换为对应的存储单元。
1.2.2 按键译码在数字电路中，我们经常需要使用按键输入，例如控制电器设备的开关、调节音量等。
此时可以使用译码器将按键输入转换为相应的信号输出。
例如，一个有八个按键的面板，可以使用一个三-八译码器将按键输入转换为三位二进制编码输出。
这样就可以通过编码器输出的信号来控制其他电路或设备。
二、数码显示器的原理与应用2.1 原理数码显示器是一种能够直观地显示数字或字符信息的设备。
它由多个发光二极管（LED）组成，每个LED代表一个数字或字符。
常见的数码显示器有七段数码管和十六段数码管。
七段数码管由7个发光二极管组成，分别代表数字0-9和字母A-F。
十六段数码管由16个发光二极管组成，可以显示更多字符。
2.2 应用2.2.1 数字显示最常见的应用是将数字信息直观地显示出来。
例如，在计算器、电子钟、电子秤等设备中，可以使用数码显示器将数字信息显示出来。
2.2.2 字符显示数码显示器还可以用于显示字符信息。
BCD七段显示译码器
BCD七段显示译码器1.什么是BCD码？2.理解二进制？十进制？十六进制？BCD码（Binary-Coded Decimal）也称二进码十进数或二-十进制代码。
用4位二进制数来表示1位十进制数中的0~9这10个数码。
是一种二进制的数字编码形式，用二进制编码的十进制代码。
BCD码这种编码形式利用了四个位元来储存一个十进制的数码，使二进制和十进制之间的转换得以快捷的进行。
这种编码技巧最常用于会计系统的设计里，因为会计制度经常需要对很长的数字串作准确的计算。
相对于一般的浮点式记数法，采用BCD码，既可保存数值的精确度，又可免却使电脑作浮点运算时所耗费的时间。
此外，对于其他需要高精确度的计算，BCD编码亦很常用。
发光二极管(LED)由特殊的半导体材料砷化镓、磷砷化镓等制成，可以单独使用，也可以组装成分段式或点阵式LED显示器件(半导体显示器)。
分段式显示器(LED数码管)由7条线段围成0-9字型，每一段包含一个发光二极管。
外加正向电压时二极管导通，发出清晰的光，有红、黄、绿等色。
只要按规律控制各发光段的亮、灭，就可以显示各种字形或符号。
LED数码管有共阳、共阴之分。
图 (a)是共阴式LED数码管的原理图，图 (b)是其表示符号。
使用时，公共阴极接地，7个阳极a~g由相应的BCD七段译码器来驱动(控制)，如图 (c)所示。
数字显示译码器BCD七段译码器的输入是一位BCD码(以D、C、B、A表示)，输出是数码管各段的驱动信号(以Fa~Fg表示)，也称4—7译码器。
若用它驱动共阴LED数码管，则输出应为高有效，即输出为高(1)时，相应显示段发光。
例如，当输入8421码DCBA=0100时，应显示，即要求同时点亮b、c、f、g段，熄灭a、d、e 段，故译码器的输出应为Fa~Fg=0110011，这也是一组代码，常称为段码。
同理，根据组成0~9这10个字形的要求可以列出8421BCD七段译码器的真值表，见表4 - 12(未用码组省略)。
十六进制7段数码显示译码器设计实验报告
十六进制7段数码显示译码器设计实验报告实验报告：十六进制7段数码显示译码器设计一、实验目的本实验的主要目的是设计一种用于将十六进制数码转化为七段显示的译码器电路。
通过这个实验，我们可以学习和了解数字电路的工作原理、数码管的控制方式以及七段数码的译码方法。
二、实验原理本实验所用到的数码管为共阳数码管，它由7个发光二极管组成，其中的每一个发光二极管称为一个段。
这七个段依次为a、b、c、d、e、f和g，它们分别对应数码管上的abcdefg七个引脚。
当一些引脚输出高电平时，相应的段就会被点亮，从而显示出特定的字符。
为了实现将十六进制数码转化为七段显示的功能，我们需要设计一个译码器电路。
译码器电路的输入为十六进制数码，输出为七段信号，用于控制数码管的每个段的亮灭情况。
为了简化设计，我们可以采用CMOS数字集成电路74LS47来实现译码器电路。
该集成电路内部集成了BCD转七段译码器，可以将二进制代码转化为七段数码显示所需要的信号。
它的输入为四个二进制输入端口A、B、C和D，输出为七个段芯片（a、b、c、d、e、f和g）的控制信号。
三、实验步骤1.首先，根据74LS47的真值表，确定译码器的输入和输出。
2.根据真值表，画出逻辑图，确定硬件电路的连接方式。
3.按照逻辑图和电路连接方式，进行硬件电路的布线。
4.按照实验仪器的操作说明，对电路进行调试和测试。
5.将输入端口连接至外部的十六进制信号源，观察输出端口的数据是否正确。
6.验证电路的正确性和稳定性，如果出现问题，进行排除和修复。
四、实验结果经过实验，我们成功地设计并实现了一个十六进制7段数码显示译码器电路。
当输入端口接收到一个十六进制信号时，通过电路的处理和转换，将其转化为了相应的七段信号，用于控制数码管的每个段的亮灭情况。
通过实验观察，我们发现电路的输出结果与预期一致，且工作稳定。
五、实验总结通过这个实验，我们对于数字电路的工作原理和数码管的控制方式有了更深的了解。
7448数码管译码器逻辑符号
7448数码管译码器逻辑符号7448数码管译码器是一种常用的数字逻辑集成电路，它能够将二进制代码转换为七段数码管上显示的相应数字和字母字符。
这种译码器具有广泛的应用，可以在计算机、通信、仪器仪表等领域中发挥重要作用。
7448数码管译码器的输入是一个4位的二进制代码，输出是对应的七段数码管上的显示字符。
它可以译码的输入范围是从0000到1111，对应的输出范围是从0到F（十六进制）。
下面我们来详细介绍7448数码管译码器的逻辑符号和工作原理。
7448数码管译码器的逻辑符号如下所示：```___D3 -| |- VccD2 -| |D1 -| |- aD0 -| |- bCPL -| |- cPL -| |- dGND -|___|- ef```其中，D0、D1、D2和D3是译码器的输入引脚，它们对应四位二进制代码的每一位。
a、b、c、d、e、f和g是译码器的输出引脚，它们对应七段数码管的每一段。
7448数码管译码器的工作原理如下：1. 根据输入的四位二进制代码，译码器将会识别出输入所对应的数字或字母字符。
2. 根据输入代码和译码表，译码器将会输出对应的七段数码管显示字符的控制信号。
3. 根据输出的控制信号，数码管将会点亮对应的段，从而显示出相应的数字或字母字符。
7448数码管译码器内部采用了译码表来实现将输入代码转换为显示字符的功能。
下面是一个简化的译码表示例：```________|__a___ |f| |b || g | ||_____|__||__g__| |e| |c || d | ||_____|__|```译码表中的每一行代表一个十六进制数字或字母字符。
每一列代表七段数码管的一个段，其中a、b、c、d、e、f和g对应译码器的输出引脚。
通过查表的方式，译码器可以准确选择正确的输出段，从而显示出正确的数字或字母字符。
7448数码管译码器的逻辑功能是通过门电路和触发器电路实现的。
它内部包含了多个与门、多个非门和多个触发器。
译码器工作原理
译码器工作原理
译码器是一种电子设备，用于将数字信号转换成可读的信息。
它的工作原理是通过对输入的数字信号进行解码和转换，然后输出
相应的可读信息。
译码器通常用于数字系统中，例如计算机、数字
通信系统和数字电子设备中。
译码器的工作原理可以分为两个主要部分：解码和转换。
在解
码阶段，译码器接收到一个数字信号，然后根据预先设定的编码规
则进行解码。
这个编码规则可以是任何一种数字编码，例如二进制、八进制或十六进制。
一旦译码器完成解码，它就会得到一个对应的
数字值。
在转换阶段，译码器将解码后的数字值转换成可读的信息。
这
个转换过程通常涉及到将数字值映射到一个特定的输出格式，比如
文本、图像或声音。
译码器可能需要使用一些额外的逻辑电路或算
法来完成这个转换过程。
译码器通常由逻辑门构成，例如与门、或门和非门。
这些逻辑
门可以实现不同的解码和转换功能，从而使译码器能够处理各种不
同类型的数字信号。
译码器可以应用于各种不同的领域。
在计算机中，译码器常用
于将数字信号转换成字符或图形显示在屏幕上。
在数字通信系统中，译码器可以用于解码接收到的数字信号，然后将其转换成可读的信息。
在数字电子设备中，译码器可以用于将数字信号转换成控制信号，从而控制设备的运行。
总之，译码器是一种非常重要的电子设备，它的工作原理是通
过解码和转换数字信号来实现将数字信号转换成可读的信息。
译码
器在各种不同的领域都有着广泛的应用，它为数字系统的正常运行
提供了重要的支持。
实验报告模板：实验二7段数码显示译码器
实验二7段数码显示译码器【实验目的】1．设计七段显示译码器，并在实验板上验证2．学习V erilog HDL文本文件进行逻辑设计输入；3．学习设计仿真工具的使用方法；【实验内容】1．实现BCD/七段显示译码器的“Verilog ”语言设计。
说明：7段显示译码器的输入为：IN0…IN3共5根，7段译码器的逻辑表同学自行设计，要求实现功能为：输入“0…15 ”（二进制），输出“0…9…F ”（显示数码），输出结果应在数码管（共阴）上显示出来。
2．使用工具为译码器建立一个元件符号3．设计仿真文件，进行验证。
4．编程下载并在实验箱上进行验证。
【实验原理】7段数码是纯组合电路。
通常的小规模专用IC，如74或4000系列的器件只能作十进制的BCD码译码，然而数字系统的数据处理和运算都是二进制的，所以输出表达式都是十六进制的。
为了满足十六进制数的译码显示，最方便的方法就是利用Verilog译码程序在FPGA/CPLD中实现。
首先要设计一段程序。
该程序可按照例3-2的case语句表述方法，再根据表4-2的真值表写出程序。
者输入的4位码为A【3:0】，输出控制7段共阴数码管的7位数据位LED7S【6:0】。
输出信号LED7S的7位分别接图4-74的工银数码管的7个段，高位在左，低位在右。
【程序源代码】（加注释）module LED (IN,led7);input[3:0] IN;output[6:0] led7; //定义输出信号reg[6:0] led7; //定规输出信号位7位的寄存器变量always@(IN) //IN为敏感性信号begin //主块开始case(IN) //使用了case语句4'b0000: led7<=7'b0111111;4'b0001: led7<=7'b0000110;4'b0010: led7<=7'b1011011;4'b0011: led7<=7'b1001111;4'b0100: led7<=7'b1100110;4'b0101: led7<=7'b1101101;4'b0110: led7<=7'b1111101;4'b0111: led7<=7'b0000111;4'b1000: led7<=7'b1111111;4'b1001: led7<=7'b1101111;default: led7<=7'b0111111;endcaseend //主块结束endmodule【仿真和测试结果】【硬件仿真结果：】【实验心得和体会】通过这次的7段数码显示译码器实验，我对EDA有了进一步的了解，对QuartusII有了了解以及在QuartusII的使用上有了一些经验。
FPGA设计与应用实验指导书-v2
FPGA设计与应用实验指导书实验一Quartus II开发软件入门一、实验目的1. 熟悉Quartus II 开发软件的基本使用方法2. 掌握用VHDL语言设计组合逻辑电路的方法二、实验内容1. 运用Quartus II 开发软件，完成工程创建、代码编写、程序调试、编译仿真等基本操作。
2. 用VHDL语言设计实现一个3-8译码器，并进行功能仿真验证。
三、实验步骤1.Quartus II 开发软件基本操作(1)创建工程在File菜单下选择New Project Wizard…如图1-1所示。
图1-1 创建工程示意图弹出创建工程选框，选择工程的工作路径，输入工程名称。
如图1-2所示。
注意工程名称的格式要求，同时工程名称默认和顶层实体名称相同，不允许修改。
图1-2 创建工程名称可选择添加已有的程序文件，如图1-3所示。
这里不添加，直接下一步。
图1-3 添加文件选框选择芯片系列和芯片型号，如图1-4所示。
实验中使用的是Altera公司的Cyclone II系列FPGA 芯片，型号为EP2C35F672C6。
如果不进行硬件下载，可直接下一步。
图1-4 芯片参数选框EDA外部工具选框如图1-5所示。
一般选择默认值，直接下一步。
图1-5 EDA外部工具选框完成工程设置后的工程信息如图1-6所示。
图1-6 工程信息选框至此完成工程的创建。
(2)新建VHDL文件在File菜单下选择New选项，如图7所示。
图1-7新建文件示意图点击新建菜单后给出新建文件选框如图1-8所示。
选择VHDL File项创建VHDL文件。
图1-8 新建VHDL文件选框确定后弹出新建VHDL文件编辑窗口如图1-9所示。
可在窗口中编写程序内容并保存，注意文件名称与工程实体名称必须一致。
图1-9 VHDL文件编辑窗口至此完成VHDL文件的创建和VHDL程序的编写。
(3) 程序编译程序编写完成后，选择Processing菜单下的编译工具(Compiler Tool)菜单，如图1-10所示，调出编译工具。
FPGA与数字系统设计-实验六7段数码显示译码器设计
7段数码显示译码器设计1、实验目的熟悉ISE系列软件的设计流程和基本工具使用，学习7段数码显示译码器设计，学习VHDL的CASE语句应用。
2、实验内容7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中实现。
本实验中，7段译码器的数码管采用共阴数码管，而且不考虑小数点的发光管。
其输出信号LED7S的7位分别接数码管的7个段，高电平有效。
例如，当LED7S输出为“1101101”时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。
3、实验器材Spartan 3E开发板。
4、实验说明实验中所需要的源文件在本报告附录中。
5、实验步骤步骤1：创建ISE工程（1）启动桌面上的ISE9.1图标，在Project Navigator中选择File→New Project。
（2）在弹出的对话框（见图1）中，设置工程名为ymq7s，工程存放路径为E:\work\，顶层模块类型选择HDL，并单击Next按钮。
图1 ISE工程属性对话框（3）出现图2所示对话框，目标器件选择spartan3E,具体设计如下图。
图2 ISE工程属性对话框（4）一直点击Next，直到出现图3（即是刚才所设定的），最后点击Finish。
图3 工程设计总表出现图4，这就是所建立的工程，现在我们需要在里面完成我们的设计。
图4 ISE工程属性对话框步骤2：创建新的VHDL设计文件（1）在ISE用户界面中，选择Project→New Source。
（2）在弹出的对话框（见图5）中，选择VHDL Module作为源程序类型，设置文件名为ymq7s，并单击“下一步”按钮。
图5 VHDL的New Source Wizard（3）点击Next，直到出现图6，直到Finish。
译码器的应用原理
译码器的应用原理什么是译码器译码器是一种电子设备，用于将一个编码输入转换为一个或多个输出信号。
它是数字电路中常见的一个组件，被广泛应用于计算机、通信、嵌入式系统等领域。
译码器的原理译码器的原理是将输入的编码信号转换为一组输出信号。
它根据输入信号的不同进行不同的解码操作，并根据解码结果产生相应的输出信号。
译码器通常采用逻辑门的组合实现，其中最常见的逻辑门是与门、或门和非门。
译码器的应用译码器在数字电路中具有多种应用。
以下是译码器的几个常见应用案例：1.数码显示器：译码器可以将二进制编码转换为七段显示器可以显示的数码信号。
这种应用常见于计算器、计时器和电子钟等设备中。
2.地址解码器：译码器可以将输入的地址编码信号转换为对应的设备或存储单元的选择信号。
在计算机系统中，地址解码器用于选择内存单元、输入输出设备和中断向量等。
3.数据选择器：译码器可以根据控制信号选择特定的数据输入，并将选择的数据输出。
这种应用常见于数据交换、多路复用和信号路由等场合。
4.状态机：译码器可以作为状态机的一部分，将输入的状态信号转换为状态机中的下一个状态和输出信号。
状态机广泛应用于控制系统、自动机器和通信协议等领域。
译码器的类型根据输入和输出的编码类型的不同，译码器可以分为以下几种类型：1.二-四译码器：该类型的译码器将两个输入信号转换为四个输出信号。
它常用于显示设备和地址解码器中。
2.三-八译码器：该类型的译码器将三个输入信号转换为八个输出信号。
它常用于计算机系统中的地址解码器。
3.四-十六译码器：该类型的译码器将四个输入信号转换为十六个输出信号。
它常用于多路复用和数据选择器中。
4.BCD-七段译码器：该类型的译码器将BCD码（二进制编码十进制）转换为七段数码管可以显示的数码信号。
总结译码器是一种将输入信号转换为输出信号的电子设备，它在数字电路中起到解码和转换的作用。
译码器的应用非常广泛，包括数码显示器、地址解码器、数据选择器和状态机等。
(完整word版)十六进制7段数码显示译码器设计实验报告
实验名称：十六进制7 段数码显示译码器设计实验目的：1．设计七段显示译码器2．学习Verilog HDL文本文件进行逻辑设计输入；3．学习设计仿真工具的使用方法；工作原理：7 段数码是纯组合电路，通常的小规模专用IC ，如 74 或 4000 系列的器件只能作十进制 BCD码译码，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在 FPGA/CPLD中来实现。
例如 6-18 作为 7 段译码器，输出信号 LED7S 的 7 位分别接图 6-17 数码管的 7 个段，高位在左，低位在右。
例如当 LED7S输出为“ 1101101”时，数码管的 7 个段 g,f,e,d,c,b,a 分别接 1,1,0,1,1,0,1 ；接有高电平的段发亮，于是数码管显示“5”。
注意，这里没有考虑表示小数点的发光管，如果要考虑，需要增加段 h，例 6-18 中的LED7S:OUTSTD_LOGIC_VECTOR(6 DOWNTO 0)应改为 (7 DOWNTO 0)。
实验内容 1：将设计好的 VHDL译码器程序在 Quartus II上进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形。
实验步骤：步骤 1：新建一个文件夹击打开vhdl 文件；步骤 2: 编写源程序并保存步骤 3：新建一个工程及进行工程设置步骤 4：调试程序至无误；步骤 5：接着新建一个VECTOR WAVEFOM文件及展出仿真波形设置步骤 6：输入数据并输出结果（时序仿真图）步骤 7：设置好这个模式步骤 8：生成 RTL原理图步骤 9：引脚锁定及源代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DECL7S ISPORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END;ARCHITECTURE one OF DECL7S ISBEGINPROCESS(A)BEGINCASE A ISWHEN"0000"=> LED7S<="0111111";WHEN"0001"=> LED7S<="0000110";WHEN"0010"=> LED7S<="1011011";WHEN"0011"=> LED7S<="1001111";WHEN"0100"=> LED7S<="1100110";WHEN"0101"=> LED7S<="1101101";WHEN"0110"=> LED7S<="1111101";WHEN"0111"=> LED7S<="0000111";WHEN"1000"=> LED7S<="1111111";WHEN"1001"=> LED7S<="1101111";WHEN"1010"=> LED7S<="1110111";WHEN"1011"=> LED7S<="1111100";WHEN"1100"=> LED7S<="0111001";WHEN"1101"=> LED7S<="1011110";WHEN"1110"=> LED7S<="1111001";WHEN"1111"=> LED7S<="1110001";WHEN OTHERS =>NULL;END CASE;END PROCESS;END;实验内容二：1、硬件测试。
七段数码显示译码器设计
实验一七段数码显示译码器设计一、实验目的：1.完成七段数码显示译码器的设计，学习组合电路设计；2.学习多层次设计方法。
3.锻炼使用Verilog HDL 语言编程的能力。
二、实验原理：1.七段译码电路时一宗纯组合的逻辑电路，通常是由小型专用的IC门电路组成。
2.七段码输入与输出的原理与真值表关系。
a)输入：七段码输入为四个输入信号，用来表示0000—1111，即表示为十六进制的“0”到“F”。
b)输出：七段码输出为七个输出信号，分别用a,b, c,d,e,f,g七个符号来表示。
一般规定，输出信号为“1”时，它所控制的发光二极管为点亮状态，输出信号为“0”时，它所控制的发光二极管为熄灭状态。
本实验使用的七段数码为共阴极，其电路图如图1所示。
图1 共阴数码管及其电路c)输入与输出关系用思维二进制代码组成十六进制代码，将其用代码显示，表2－1 七段字符显示真值表数码A3 A2 A1 A0 A B C D E F G 对应码（h）0 0 0 0 0 1 1 1 1 1 1 0 7E1 0 0 0 1 0 1 1 0 0 0 0 302 0 0 1 0 1 1 0 1 1 0 1 6D3 0 0 1 1 1 1 1 1 0 0 1 794 0 1 0 0 0 1 1 0 0 1 1 335 0 1 0 1 1 0 1 1 0 1 1 5B6 0 1 1 0 1 0 1 1 1 1 1 5F7 0 1 1 1 1 1 1 0 0 0 0 708 1 0 0 0 1 1 1 1 1 1 1 7F9 1 0 0 1 1 1 1 1 0 1 1 7BA 1 0 1 0 1 1 1 0 1 1 1 77上，需要进行引脚分配。
一、实验步骤：(1) 创建工程文件(2) 创建原理图设计文档(3) 利用ESC绘制电路图进行功能设计(4) 执行综合(5) 设计测试平台文件(6) 执行功能仿真(7) 执行实现、添加约束文件(8) 执行时序仿真(9) 生产位流文件，配置目标芯片Verilog HDL程序：`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company:// Engineer://// Create Date: 18:47:07 03/10/2013// Design Name:// Module Name: ssss// Project Name:// Target Devices:// Tool versions:// Description://// Dependencies://// Revision:// Revision 0.01 - File Created// Additional Comments:////////////////////////////////////////////////////////////////////////////////////module decode_7(a, b, c, d, en, sega, segb, segc, segd,sege,segf,segg );input a, b, c, d, en;output reg sega, segb, segc, segd,sege,segf,segg;reg [1:7] segs;always @(a or b or c or d or en) beginif (en)case ({d, c, b, a})0:segs = 7'b1111110; //01:segs = 7'b0110000;2:segs = 7'b1101101;3:segs = 7'b1111001;4:segs = 7'b0110011;5:segs = 7'b1011011;6:segs = 7'b0011111;7:segs = 7'b1110000;8:segs = 7'b1111111;9:segs = 7'b1110011; //910:segs = 7'b1110111;//1011:segs = 7'b0011111;12:segs = 7'b1001110;13:segs = 7'b0111101;4:segs = 7'b10011111;15:segs = 7'b1000111;15default segs = 7'bx;endcaseelsesegs = 7'b0;{sega, segb, segc, segd,sege,segf,segg} = segs; endEndmodule实验过程中得到的图片：实验体会：本次实验通过对FPGA实验平台的使用，Verilog HDL语言有了一定的理解与认识，但在很多地方没有很好的熟练度，在以后的学习中还要好好的熟悉之。
不同进制计数器构成及译码显示实验结论
不同进制计数器构成及译码显示实验结论进制是计算机科学中非常重要的概念，它影响着计算机的计算方式、数据存储方式和数据传输方式。
不同进制的计数器虽然有相同的作用，但它们却有不同的功能和表现形式。
在计算机科学的研究中，进制被广泛运用，其在计算机的应用中起着举足轻重的作用。
计数器是计算机中的重要部件之一，它是一个记录计算机运行次数或时间的计数器。
在计算机系统中，计数器有很多种不同的进制，如二进制、八进制、十进制和十六进制计数器等。
不同进制的计数器在计算机系统中实现的方式不同，但它们都有同样的基本功能。
二进制计数器是计算机系统中常用的计数器类型之一，它由多个触发器连接而成，每个触发器只有两种状态：1和0。
二进制计数器可以实现分频、计数和除法运算等功能。
它的输出可以直接连接到其他电子器件中，如译码器、选通器、多路复用器和解码器等，用于实现数字信号传输和信息处理。
八进制计数器是一种以8为基数的进制计数器，它由多个触发器组成，并可以实现不同的运算和功能。
八进制计数器比二进制计数器更加节约空间，并且可以有效降低系统中的复杂度。
在实际应用中，八进制计数器通常被用于音频和视频信号处理、时钟生成、数字信号处理等方面。
十进制计数器是一种以10为基数的进制计数器，它在数字显示和计算方面最为常用。
由于十进制计数器能够直接显示数字，因此它成为了一些科学家和工程师首选的进制计数器。
在数字处理和显示方面，十进制计数器能够简化系统设计，并更好地适应数学和物理问题的计算需求。
十六进制计数器是一种以16为基数的进制计数器，它由多个触发器连接而成，能够实现不同的逻辑和运算。
十六进制计数器通常被用于高速计算和数字处理场合，如高速缓存、高速存储器、数学计算和图形处理等。
十六进制计数器的优势在于可以更加准确地表示数字，因此在数据传输和处理方面具有重要的性能优势。
在实验过程中，我们分别将四种不同进制的计数器连接到七段译码器中，并通过电路连接完成数码管的显示。
十六进制七段数码显示译码器
十六进制七段数码显示译码器一、实验目的：学习7段数码显示器的Verilog硬件设计。
二、实验原理：7段数码显示器是纯组合电路。
通常的小规模专用IC，如74或4000系列的器件只能做十进制BCD码译码器（其真值表如图（1）所示），然而数字系统中的数据处理和运算都是二进制的，所以输出表达式都是十六进制的，为了满足十六进制的译码显示，最方便的方法就是利用Verilog译码程序在FPGA/CPLD中来实现。
所以首先要设计一段程序。
设输入的4位码为A[3:0]，输出控制7段共阴数码管（如图（2）所示）的7位数据为LED7S[6:0]。
输出信号LED7S的7位接共阴数码管的7个段，高位在左，低位在右。
例如当LED7S输出为“1101101”时，数码管7个段g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。
这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h，然后将LED7S改为8位输出。
输入码输入码代表数据输入码输入码代表数据0000 0111111 0 1000 1111111 8 0001 0000110 1 1001 1101111 9 0010 1011011 2 1010 1110111 A 0011 1001111 3 1011 1111100 B 0100 1100110 4 1100 0111001 C 0101 1101101 5 1101 1011110 D 0110 1111101 6 1110 1111001 E 0111 0000111 7 1111 1110001 F图（2）7段共阴数码管三、实验任务：将设计好的Verilog译码器程序在Quartus II上进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形图（注意仿真波形输入激励信号的设置）。
提示：设定仿真激励信号是用输入总线的方式给出输入信号的仿真数据。
四、实验步骤：（一）、建立工作库文件和编辑设计文文件任何一项设计都是一项Project（工程），而把一个工程下的所有文件放在一个文件夹内是一个非常好的习惯，以便于我们整理，利用和提取不同工程下的文件，而此文件夹将被EDA软件默认为Work Library（工作库），所以第一步先根据自己的习惯，建立个新的文件夹。
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十六进制七段数码显示译码器
一、实验目的：学习7段数码显示器的Verilog硬件设计。
二、实验原理：7段数码显示器是纯组合电路。
通常的小规模专用IC，如74或4000系列的器件只能做十进制BCD码译码器（其真值表如图（1）所示），然而数字系统中的数据处理和运算都是二进制的，所以输出表达式都是十六进制的，为了满足十六进制的译码显示，最方便的方法就是利用Verilog译码程序在FPGA/CPLD中来实现。
所以首先要设计一段程序。
设输入的4位码为A[3:0]，输出控制7段共阴数码管（如图（2）所示）的7位数据为LED7S[6:0]。
输出信号LED7S 的7位接共阴数码管的7个段，高位在左，低位在右。
例如当LED7S 输出为“1101101”时，数码管7个段g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。
这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h，然后将LED7S改为8位输出。
图（1）7段译码器真值表
0100 1100110 4 1100 0111001 C 0101 1101101 5 1101 1011110 D 0110 1111101 6 1110 1111001 E 0111 0000111 7 1111 1110001 F
图（2）7段共阴数码管
三、实验任务：将设计好的Verilog译码器程序在Quartus II上进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形图（注意仿真波形输入激励信号的设置）。
提示：设定仿真激励信号是用输入总线的方式给出输入信号的仿真数据。
四、实验步骤：
（一）、建立工作库文件和编辑设计文文件
任何一项设计都是一项Project（工程），而把一个工程下的所有文件放在一个文件夹内是一个非常好的习惯，以便于我们整理，利用和提取不同工程下的文件，而此文件夹将被EDA软件默认为Work Library（工作库），所以第一步先根据自己的习惯，建立个新的文件夹。
（1）新建文件夹：我的习惯在D盘建立并保存工程，我将文件夹取名Test，
（2）输入源程序：打开Quartus II，选择菜单File-->New-->Design Files-->VerilogHDL File-->OK(如图1所示)
代码如下：
module DECL7S(A,LED7S);
input[3:0] A;
output[6:0] LED7S;
reg[6:0] LED7S;
always@(A )
case(A)
4'b0000 :LED7S<=7'b0111111;
4'b0001 :LED7S<=7'b0000110;
4'b0010 :LED7S<=7'b1011011;
4'b0011 :LED7S<=7'b1001111;
4'b0100 :LED7S<=7'b1100110;
4'b0101 :LED7S<=7'b1101101;
4'b0110 :LED7S<=7'b1111101;
4'b0111 :LED7S<=7'b0000111;
4'b1000 :LED7S<=7'b1111111;
4'b1001 :LED7S<=7'b1101111;
4'b1010 :LED7S<=7'b1110111;
4'b1011 :LED7S<=7'b1111100;
4'b1100 :LED7S<=7'b0111001;
4'b1101 :LED7S<=7'b1011110;
4'b1110 :LED7S<=7'b1111001;
4'b1111 :LED7S<=7'b1110001;
default :LED7S<=7'b0111111;
endcase
endmodule
（3）保存文件：完成一步就保存一步是一个好习惯，这样即使出现意外情况，也不至于以前的努力付诸东流。
选择File-->Save as,选择保存路径，即刚才新建的文件夹Test,文件名应与实体名保持一致，即DECL7S，点击保存后会跳出“Do you want to create a new project with this file”选择“是”，则进入如下界面
点击Next，进入“工程设置”对话框，如图所示
第一行表示工程所在的文件夹，第二行为工程名，可以与顶层文件的实体名保持一致，也可以另取别的名字，第三行为当前工程顶层文件的实体名。
点击next，进入ADD FILE对话框，如图所示，单击Add All 按钮，将工程相关的所有VHDL文件加进工程，也可以单击“Add...”选择
性加入，按此步骤建立工程，工程已经自动将所有文件加进去了，可以直接点击next，当先直接建立工程时，需要自己添加
（4）选择目标芯片：我们选用的是CycloneIII系列的EP3C55F484C8，在Family栏选择芯片系列——CycloneIII，在窗口右边的三个下拉列表框选择过滤条件，分别选择Package为FBGA、Pin count为484和Speed grade为8，点击Next，如图所示
（5）工具设置：进入EDA工具设置窗口，有三个选项，分别是选择输入的HDL类型和综合工具、选择仿真工具、选择时序分析工具，这是除Quartus II自含的所有设计工具以外的外加的工具，如果不作选择的，表示仅选择Quartus II自含的所有设计工具，本次不需要其他的设计工具，可以直接点击Next
（6）结束设置：进入“工程设置统计”窗口，列出了与此工程相关的设置情况，设置完成，点击Finish
（二）、编译
配置好后就可以进行编译了，点击Processing Start Compilation命令启动全程编译
编译成功后的界面如图所示
（三）时序仿真
（1）打开波形编辑器：File-->New-->Verification/Debugging Files-->Vector Waveform-->OK,即出现空白的波形编辑器，如图所示
(2)设置仿真时间区域：Edit-->End Time在Time栏中输入50，单位选择“us”，点击确定并保存波形文件
（3）将工程DECL7S的端口信号名选入波形编辑器中：View-->Utility windows-->Node Finder,在Filter框中选Pins：all（通常是默认选项），然后点击List，则显示出了所有引脚，如图所示
将重要的端口名拖进波形编辑器后关闭窗口
（4）编辑输入波形：
首先进行总线数据格式设置和参数设置：点击输入数据信号A的左边的+号，能展开此总线中的所有信号；如果双击此+号左边的信号标记，将弹出对该信号数据格式设置的Node Properties对话框，在该对话框的Radix下拉列表中有四种选择，这里可选择十六进制Hxadecimal表达方式。
其次输入波形数据：由于A是4位待加载的输入数据，需要设置输入数据。
用鼠标在图所示信号名A的某一数据区拖拉出来一块蓝色区域，然后单击左侧工具栏的问号（）按钮，在弹出窗口输入数据，如
0.继而在不同区域设置不同数据。
这里为方便观察，输入的数据依次是0、1、2、3、4、5、6、7、8、9、A、B、C、D、E。
如图所示
（5）仿真
仿真器参数仿真：选择Assignment Settings命令，在Settings窗口下选择Category Simulator Settings。
在右侧的Simulation mode下拉列表中选择Timing，即选择时序仿真，并选择仿真激励文件名。
选择Simulation Period栏，确认选中了“Run simulation until all vector stimuli are used”。
启动仿真器：Processing-->Start Simulation ,直至出现Simulation was successful，仿真结束，然后会自动弹出“Simulation Report”，点击输出信号“LED7S”旁边的“+”，展开总线中的所有信号，可以更利
于我们观察和分析波形，如图所示
（四）应用RTL电路图观察器
Tools-->Netlist Viewers-->RTL Viewer,结果如图所示
五、实验总结
经过几周的学习，我觉得FPGA的学习应该做好预习工作，最好提前安装一下Quartus II，提前练习程序编写应该有很大帮助。