集成电路版图设计与TannerEDA工具的使用图文 (5)

第5章 设计规则检查和版图提取
图5.7 围绕规则的定义
第5章 设计规则检查和版图提取
4．交叠(Overlap) 交叠规则定义了一种绘图层上的对象必须交叠另一种绘 图层上的对象的最小距离，如图5.8(a)所示。如果两个对象 的外边框相切或完全分离一定的距离，也不认为违反了交叠 规则，如图5.8(b)所示。
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图5.6 间距的定义
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3．围绕(Surround) 围绕规则定义在一种绘图层上的对象必须被另一种绘图 层上的对象完全包围的最小距离，如图5.7(a)所示。如果对 象A应该被对象B围绕，而在版图中对象A完全在对象B之外， 则进行设计规则检查的时候也不认为违反了围绕规则，如图 5.7(b)所示。
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图5.11 提取对话框
第5章 设计规则检查和版图提取
在对话框中，标签General中的选项用于指定输入和输 出文件的名字；标签Output中的选项用于指定提取的电路写 入输出网表的方式；标签Subcircuit中的选项用于指定支电 路提取的参数。
点击Run按钮可以开始进行提取操作，Accept按钮用于 保存当前设置而不执行提取操作。
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要提取节点或元件到网表中，必须在节点或元件的绘图 层上添加端口，端口是用与节点或元件相同的绘图层上的方 框或多边形来表示的，因此在版图中仅仅需要绘出节点或元 件而不用对端口进行标注，抽取网表的时候将会忽略此节点 或元件。
利用命令Tools→Extract可以从当前激活的文件中提取 网表。运行提取命令后打开的对话框如图5.11所示。
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图5.12 Output标签页
第5章 设计规则检查和版图提取
(1) Write node names aliases：在网表文件开头的 “NODE NAME ALIASES”节中，将与每个节点相关的节点 名都进行注释。例如：
* NODE NAME ALIASES * 1 = GND (41.85 , 11.1) * 2 = VDD (41.75 , 16.7) * 3 = IN (41.65 , 13.55) * 4 = OUT (42.85 , 13.65)
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(3) Overwrite existing output files：此选项被选中，将会 导致SPICE输出文件被自动重写。
(4) Label all devices：对每个未被命名的器件，在器件 所在位置创建一个端口。
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2．Output标签下的选项 Output标签页如图5.12所示。
(7) Write node-element crossreference：将节点和器件的 前后参照表写进网表文件的注释中，同时也列出器件的端点、 节点，识别器件的多边形之间的边界及器件的位置。例如：
* NODE-ELEMENT CROSS REFERENCE * NODE = ELEMENT Terminal (PinEdgeX1 PinEdgeY1 PinEdgeX2 PinEdgeY2)(ElemX1 ElemY1 ElemX2 ElemY2) * GND = M2 B (42.3 12.15 42.55 12.7)(42.3 12.15 42.55 12.7) * GND = M2 S (42.3 12.15 42.3 12.7)(42.3 12.15 42.55 12.7) * IN = M1 G (42.3 14.85 42.55 15.4)(42.3 14.85 42.55 15.4)
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Tanner的L-Edit支持三种格式的设计规则文件，分别是： • 标准的Tanner DRC规则设置； • Mentor Graphics Calibre； • Cadence Dracula。
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5.1.1 运行DRC
运行DRC是为了保证流片之前所设计的版图满足流片 工艺的规范，否则生产出来的芯片将不能执行相关的功能。
(4) Write terminal names for subcircuits：在注释语句中 给出子电路的端点名和网表中子电路的状态。例如：
X1 1 2 4 ICResPoly L=3.4u W=250n * X1 PLUS MINUS BULK
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(5) Write shorted devices：如果在提取定义文件中 “IGNORE_SHORTS”被设置，则在网表的注释语句中写出 短路的器件，否则短路的器件将被忽略；如果在提取定义文 件中“IGNORE_SHORTS”没有被设置，则在网表中短路的 器件将作为正常器件被写进。
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(2) Write device coordinates：在SPICE语句的末尾写出 器件左下角和右上角的坐标作为行注释。例如：
M1 OUT IN VDD VDD PMOS L=250n W=550n $ (42.3 14.85 42.55 15.4)
(3) P-Spice compatible comments：用分号“;”作为行注 释符号来代替“$”以达到与P-Spice的格式相一致的目的。
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图5.8 交叠规则的定义
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5．伸出(Extension out of) 伸出规则定义了一种绘图层上的对象必须伸出另一种绘 图层上对象的边界的最小距离，如图5.9(a)所示。如果两个 对象相外切、分离或包含(不含内切)，也不认为违反了设计 规则，如图5.9(b)所示。
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图5.3 错误导航窗口
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图5.4 标记DRC错误
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在错误导航界面中有一些图标对查看和修改DRC错误 很有帮助。点击图标“ ”可以使错误标记在显示和隐藏 之间切换。对版图进行修改后，如果想要去掉错误标记，点 击错误导航界面中的图标“ ”。点击图标“ ”可以 在版图中标记下一个DRC错误，点击图标“ ”可以在 版图中标记上一个DRC错误。点击图标“ ”可以对错 误导航界面进行设置，对于一般的DRC检查，默认的设置 是比较符合需要的，不需要另外再作修改。点击图标“ ” 会出现一个下拉菜单，此菜单中比较经常用的选项是 “Export DRC Result”，即导出DRC结果。
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5.1.2 交互式DRC
交互式DRC用于在版图编辑的过程中检查版图是否有 违反设计规则的地方，以保证设计的正确性。在画图的过程 中，软件会自动提醒所作编辑是否满足设计规则要求。
在Tanner的L-Edit中嵌入的DRC检查支持以下类型的设 计规则：宽度(Width)、间距(Spacing)、围绕(Surround)、交 叠(Overlap)、伸出(Extension out of)。下面详细介绍这几种 规则。
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图5.10 利用交互式DRC绘图
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5.2 版 图 的 提 取
版图的提取是对版图进行验证的一种方法。提取版图会 产生一个网表，网表是对与版图相对应的电路图的器件和连 接关系进行描述的文件。网表可以用于对版图进行验证。
提取的过程是通过版图几何图形和它们所代表的电路器 件之间的关联性来定义的。这种关联是在提取定义文件(.ext) 中定义的。在提取定义文件中包含了要提取的器件和连接的 一个列表。提取定义文件可以用于定义两个不同工艺层之间 的连接以及以类别、器件绘图层、引脚和模块名称定义的器 件。
(6) Write layer cap. &resistance warnings：将缺少的绘图 层电容和电阻的值写进网表的警告信息中。例如：
* Warning: Layers with Unassigned AREA Capacitance. * <PMOS Capacitor ID>
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图5.1 执行DRC时出现的对话框
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图5.2 查看单元的DRC状态
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DRC运行结束后，在版图界面会出现DRC错误导航窗 口，其中给出了错误总数、被检查单元的名字、违反设计规 则的内容及违反个数、错误所在单元、错误列表，如图5.3 所示。点击错误列表(Error1，Error2，…)，则在版图的相关 位置会标记出错误范围，如图5.4所示。
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1．宽度(Width) 宽度规则规定了在指定绘图层上的对象的最小宽度，测 量宽度的值是从图形的边沿内侧算起的，如图5.5所示。
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图5.5 宽度的定义
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2．间距(Spacing) 间距规则规定了对象之间应该分开的最小距离，对象可 能在同一绘图层上，也可能在不同绘图层上，如图5.6(a)所 示。在这里需要注意的是，当两个对象的外边框相切、相交 或相互包含的时候，不认为它们违反了间距规则，如图 5.6(b)所示。
要对整个单元的版图进行设计规则检查，选择命令 Tools→DRC。如果只对单元的一部分进行设计规则检查， 选择命令Tools→DRC Box，然后在要检查的版图上按住鼠 标左键画一个矩形框来确定检查的范围。
第5章 设计规则检查和版图提取
在运行DRC的过程中，在版图界面会出现一个与图5.1 类似的对话框，这个对话框中列出了被检查单元的名字、使 用的设计规则文件的名字、当前正在检查的设计规则的名字、 使用的时间、估计要做完全部检查所剩余的时间及已经完成 的设计规则检查的数量。对每个检查出来的错误，对话框中 会列出规则名和错误的数量。这个对话框中的内容同样会被 保存在DRC结果报告中。可以通过DRC错误导航来查看 DRC结果报告，所使用的命令是Actions→Open DRC Summary Report。