天津大学数字集成电路考点

第一章 导线

1. 集成电路的导线已经形成复杂的几何形体,引起电容、电阻和电感等寄生参数

效应。

• 会使传播延时增加，性能下降

• 会影响功率和能耗的分布

• 会引起额外的噪声来源，影响电路的可靠性

2. 树结构的RC 网络

• 该电路只有一个输入点(s)

• 所有的电容都在某个节点与地之间

• 该电路不包括任何电阻回路（形成树结构）

路径电阻：从源节点s 到任何节点i 之间存在唯一的电阻路径，其总电阻称为路径电阻ii R 。

1([()])i

ii j j j R R R path s i ==⇒∈→∑

共享路径电阻表示从个节点到i 及k 两个节点的路径中共享部分的总电阻ik R 。

1([()()])i

ik j j j R R R path s i path s k ==⇒∈→⋂→∑

艾尔默(Elmore)延时：

1N

Di i ik k C R τ==∑

无分支RC 链，即梯形链的艾尔默延时：用路径电阻替换共享路径电阻 1N

DN i ii i C R τ==∑

3. 导线RC 延时模型

理想导线：没有任何附加参数或寄生元件的简单连线。导线一端的变化会立刻传递到另一端；导线是一个等势区。

集总式RC 模型：导线的电阻部分很小，并且开关频率在低至中间范围；把分布的电容集总为单个电容。RC τ=

分布式RC 模型：导线寄生参数沿导线长度分布；导线寄生参数沿导线长度分布。222

DN RC rcL τ== T 模型和π 模型的艾尔默延时计算。

T2，T3，Pi3模型的延时

第二章CMOS反相器1.CMOS静态特性

1)输出摆幅等于电源电压即高电平为VDD，低电平为GND，

噪声容限大；

2)逻辑电平与器件尺寸无关，所以晶体管可以采用最小尺寸，

属于无比例逻辑；

3)稳态时输出与VDD或者GND之间总存在一条有限的电阻通

路；

4)输入阻抗很高，理论上，单个反相器可以驱动无数个门；

5)稳态时候，电源和地之间没有直接的通路，没有电流存在

（忽略漏电流），即该门电路不消耗任何静态功耗。

2.VTC，参数

开关阈值

M

V : 定义为

in out

V V

=的点（PMOS和NMOS都处

于饱和区）。

1

DD

M

rV

V

r

=

+

，开关阈值取决于r，它是PMOS与NMOS

的相对驱动强度比。

M

V相对与器件尺寸比值不敏感。增大Wp和

Wn使

M

V分别移向VDD和GND。

噪声容限：已知

IH

V和

IL

V是1

out

in

dV

dV

=-时的点，噪声容限H

NM和

L

NM定义为

H DD IH

NM V V

=-，

L IL

NM V GND

=-。

器件参数对VTC的影响：

1)工艺的不确定引起开关阈值的平移，好PMOS差NMOS右移，

好NMOS差PMOS左移。

2)降低电源电压，工作在亚阈值。

3. CMOS 反相器动态特性

栅漏电容12gd C ：引起瞬态响应的输出过冲。

负载电容L C ：由内部扩散电容1db C 2db C 、互连线电容w C 和扇出电容3g C 4g C 三部分组成。

反相器的延时分析：如何减小传播延时

'30.690.594(/)(/2)

L DD L DD pHL DSTn n n DSATn DD Tn DSATn C V C V t I W L k V V V V ==-- 1) 减小L C ：细致的版图设计

2) 增加晶体管宽长比/W L ：容易引起扩散电容增加（自载效

应）

3) 提高VDD ，牺牲能量的损耗来换取性能的提高。

反相器尺寸选择：

0(1)ext p p iref

C t t SC =+ 0int 0.69p eq t R C =

反相器的本征延时与门的尺寸无关；无负载时，增加门的尺寸不能减少延时；有负载时，S 很大时反相器延时趋于本征延时时，增大尺寸便不会有什么改善。

第三章 静态CMOS 组合逻辑

1. 基本的电路结构

上拉网络PUN 和下拉网络PDN ：PDN 由NMOS 构成；PUN 由

PMOS 构成。因为NMOS 产生“强0”而PMOS 器件产生“强1” NMOS 串联相当于“与”逻辑，PMOS 串联相当于“或”逻辑；NMOS 并联相当于“或”逻辑，PMOS 并联相当于“与”逻辑。

NAND ：两个PMOS 并连，与两个NMOS 串连互补；

NOR ：两个PMOS 串连，与两个NMOS 并连互补；

OR ：NOR 后接INVERTER

2. 复合门设计

关于扇入：传播延时在最坏的情况下与扇入数的平方成正比

大扇入时的设计技巧：

1) 调整晶体管尺寸；只有当负载以扇出电容为主时，才有

效果。逐级加大晶体管尺寸：距输出越近，晶体管尺寸

越小。

2) 重新排晶体管的顺序，使关键路径靠近输出端。