基于FPGA的倒计时定时器

数电实验设计报告

实验名称：倒计时定时器

实验目的：

1.掌握组合逻辑与时序逻辑电路的设计方法及调试方法

2.熟练掌握常用MSI逻辑芯片的功能及使用方法

3.初步掌握Verilog HDL数字系统设计方法

4.熟悉PLD实验箱的结构和使用及Quartus II软件的基本操作

5.掌握采用Quartus II软件和实验箱设计实现逻辑电路的基本过程

设计要求：

一、倒计时定时器:

用适当的中小规模集成电路设计一个定时器，实现60s以内的定时功能，可以设置60s 以内任何时间作为倒计时的起点，将设计下载到实验箱并进行硬件功能测试。

要求：

用开关或按键进行定时设置

倒计时计数状态用两位数码管显示

计时结束时用彩灯或声响作为提

电路设计过程：

1.关于74192芯片

可实现减法计数:74HC192

两位:两片74HC192

2.计到零停止计数功能,设置启动开关,启动前停在预置值

U1

74192N

A

15

B

1

C

10

D

9

UP

5

QA3

QB2

QC6

QD7

DOWN

4

~LOAD

11~BO13

~CO12

CLR

14

加法计数功能,UP为加法脉冲输入端

减法计数功能,Down为减法脉冲输入端

减法计数到0000时,借位Bo=0

加法计数到1111时进位Co=0

模拟结果如下

3.运用两片74192级联,组成倒计时计数器,个位减到0,十位开始减法计数.

4.加入译码器完成数码管显示

设计原理图：

数码管动态扫描原理图：

分析统图：

管脚分配方案：