100G以太网物理层研究及关键模块ASIC实现.doc

100G以太网物理层研究及关键模块ASIC实现以太网以其成本低、可靠性高、安装维护简单等优点而成为普遍采用的网络技术。随着互联网技术的不断发展和用户数量的不断增加,用户对数据传输和接入带宽的需求将越来越大。为了满足快速增长的带宽需求,以太网必须向更高速度进发。

早在2010年,40G/100G以太网的标准IEEE802.3ba就获得了批准,紧接着在2013年新标准IEEE802.3bmTM/D1.1又获得通过,目前针对400G以太网的

IEEE802.3bs标准也即将颁布。因此,对高速以太网的物理层实现的研究具有重要的理论和实际意义。本文首先从IEEE802.3ba和IEEE802.3bmTM/D1.1两个标准入手,简要地介绍了它们所定义的100GE物理层体系结构和物理编码子层(PCS)的功能实现,确定需要完成的100GE发送端PCS及其时钟两电路的设计指标。

由于PCS时钟电路是基于全数字锁相环(ADPLL)结构,所以又介绍了ADPLL

的基本概念、基本原理、常用的结构和主要噪声源及噪声源对抖动的影响。然后对100G以太网物理层进行了研究,根据IEEE802.3ba和IEEE802.3bmTM/D1.1及设计指标,确定了 100GE物理层系统架构方案,其中电气接口采用4×25Gbps。并基于0.18μmCMOS工艺采用半定制设计方法完成了 100GE发送端物理编码子层(PCS)电路的设计,其中包括64B/66B编码器、256位并行扰码器、多通道分发电路和66:8变速箱。

针对PCS电路工作频率高的特点,本文对电路结构进行了优化并采用流水线方法设计和实现。其中,对于64B/66B编码器,首先详细地分析了64B/66B编码器的编码原理,然后根据编码原理设计出优化64B/66B编码器的结构,保证了其工作速度满足要求。为了提高扰码器的工作速度,设计了 256位并行扰码器,并对

并行扰码器的结构进行优化,以便其能够通过流水线方式提高速度。

由IEEE802.3ba标准可知,对于100GE而言,多通道必须分发为20路虚拟通道,本文巧妙地把4路输入数据先进行串并转换,在并行输出的时候按

(0,4,8,12,16),(1,5,9,13,17),(2,6,10,14,18),(3,7,11,15,19)方式输出,从而达到20路轮循分发的目的。最后,对于高速66:8变速箱,本文提出了一种基于轮循存储方式的寄存器结构变速箱,采用专门设计的存储方式使其可以在一个时间范围内开始输出,而不只限于某一时间点才能输出,从而最大限度地减少了输入输出时钟相位差的影响,大大提高了电路的速度和稳定性。实际测试结果表明该变速箱的工作频率可达700MHz。

另外,为了节省面积,通过共享资源的方法,把原本需要的20个计数器减为3个,从而减小了电路面积。本文采用0.18μm CMOS工艺设计了发送端PCS电路,并流片验证,芯片面积为2.89mm2(包括焊盘)。测试结果表明该电路功能正确,可以实现1OOGb/s的处理速度,功耗为330.26mW。

最后,为了给PCS电路提供多个时钟源,本文设计了基于ADPLL的PCS时钟电路,该时钟电路的输入参考时钟为390.625MHz,输出时钟频率分别78.125MHz、644.53125MHz和2.57GHz。该ADPLL采用鉴频鉴相控制器结构,具有分辨率高,锁定范围宽的特点。其中,基于半定制电路实现的分频器采用移位计数方式实现以提高电路的运行速度;全定制的高速4分频器用二级高速2分频实现,该高速2分频器则采用TSPC锁存器结构,以提高工作速度;此外,ADPLL中的鉴频鉴相控制器采用了前向预测法,以加快相位的锁定,同时减小锁定后的瞬时相位差。

最后,ADPLL中最关键的数控振荡器则采用三级环形振荡器结构,其频率由粗调字和细调字共同控制,其中粗调字控制输出频率快速接近目标频率,细调字

控制最终锁定目标频率。为了使得数控振荡器工作在线性区,还专门设置了常开振荡电路。本文的PCS时钟电路也采用0.18μmCMOS工艺实现,并流片验证,芯片面积为0.3416 mm2(包括焊盘)。

测试结果表明最大输出时钟频率为2.573GHz,对应的峰峰抖动为27.64ps,测得的功耗为79.85mW。