数字电路 基本触发器
数字电路实验报告触发器
一、实验目的1. 理解触发器的概念、原理和功能。
2. 掌握触发器的分类、结构和逻辑功能。
3. 通过实验，验证触发器的逻辑功能，加深对触发器原理的理解。
二、实验原理触发器是一种具有记忆功能的电路，可以存储1个二进制位的信息。
它有两个稳定的状态：SET（置位）和RESET（复位）。
触发器的基本结构是RS触发器，由两个与非门组成，其逻辑功能可用真值表表示。
触发器按触发方式可分为同步触发器和异步触发器；按逻辑功能可分为RS触发器、D触发器、JK触发器和T触发器等。
三、实验仪器与材料1. 74LS74双D触发器芯片2. 74LS02四2输入与非门芯片3. 74LS00四2输入或非门芯片4. 74LS20四2输入或门芯片5. 74LS32四2输入与门芯片6. 74LS86四2输入异或门芯片7. 74LS125八缓冲器芯片8. 74LS126八缓冲器芯片9. 电源10. 示波器11. 信号发生器12. 逻辑笔四、实验内容1. RS触发器实验（1）搭建RS触发器电路：将74LS74芯片的Q1端与Q2端连接，Q1端接与非门74LS02的输入端，Q2端接与非门74LS02的输入端。
将74LS02的输出端分别连接到74LS20的输入端和74LS32的输入端。
（2）观察RS触发器逻辑功能：通过逻辑笔观察Q1端和Q2端的输出状态，记录下不同输入端S和R的值。
（3）分析RS触发器逻辑功能：根据真值表分析RS触发器的逻辑功能，得出结论。
2. D触发器实验（1）搭建D触发器电路：将74LS74芯片的Q1端接与非门74LS02的输入端，Q2端接与非门74LS02的输入端。
将74LS02的输出端分别连接到74LS20的输入端和74LS32的输入端。
（2）观察D触发器逻辑功能：通过逻辑笔观察Q1端和Q2端的输出状态，记录下不同输入端D的值。
（3）分析D触发器逻辑功能：根据真值表分析D触发器的逻辑功能，得出结论。
3. JK触发器实验（1）搭建JK触发器电路：将74LS74芯片的Q1端接与非门74LS02的输入端，Q2端接与非门74LS02的输入端。
基本触发器实验报告
基本触发器实验报告一、实验目的本实验旨在掌握基本触发器的工作原理和使用方法，通过实验验证其稳定性和可靠性。
二、实验原理基本触发器是一种常用的数字电路元件，主要用于存储和传输数字信号。
常见的基本触发器包括RS触发器、D触发器、JK触发器和T触发器。
RS触发器由两个输入端R和S以及两个输出端Q和Q'组成。
当R=0，S=1时，Q=1，Q'=0；当R=1，S=0时，Q=0，Q'=1；当R=S=1时，保持原状态不变；当R=S=0时，禁止状态转换。
D触发器只有一个输入端D和两个输出端Q和Q'。
当D为高电平时，Q为高电平；当D为低电平时，Q为低电平。
JK触发器由三个输入端J、K和CLK以及两个输出端Q和Q'组成。
当CLK上升沿到来时，若J为高电平，则Q取反；若K为高电平，则Q 不变。
当J与K同时为高电平时，则保持原状态不变。
T触发器只有一个输入端T和两个输出端Q和Q'。
当T为高电平时，在CLK上升沿到来时，若Q为低电平，则Q为高电平；若Q为高电平，则Q为低电平。
三、实验器材数字逻辑实验箱、示波器、信号源、多用表等。
四、实验步骤1. 按图连接RS触发器，设置R=0，S=1，观察输出端Q和Q'的变化情况；2. 将R和S接反，设置R=1，S=0，观察输出端Q和Q'的变化情况；3. 将R和S均设为1，观察输出端Q和Q'的变化情况；4. 将R和S均设为0，观察输出端Q和Q'的变化情况；5. 按图连接D触发器，将输入端D接到信号源上，并设置不同的输入信号频率和占空比，观察输出端Q的变化情况；6. 按图连接JK触发器，将J和K接到信号源上，并设置不同的输入信号频率和占空比，观察输出端Q的变化情况；7. 按图连接T触发器，将输入端T接到信号源上，并设置不同的输入信号频率和占空比，观察输出端Q的变化情况。
五、实验结果与分析1. RS触发器：当R=0时，输出端Q为1，Q'=0；当S=0时，输出端Q为0，Q'=1；当R=S=1时，输出端Q和Q'不变；当R=S=0时，输出端Q和Q'保持原状态不变。
数字电子技术-4
1．主从RS触发器的逻辑功能
（1）当 CP =0时，CP 0 ，从触发器被封锁，保持原状态不变。 此时，G7 和 G8打开，主触发器工作，接收R和S端的输入信号。 （2）当CP由1跃变到0时，即CP 0，CP 1 。主触发器被封锁， 输入信号R，S不再影响主触发器的状态。此时，由于 CP 1， G3 和 G4打开，从触发器接收主触发器输出端的状态。
由上述分析可知，主从触发器的翻转是在CP由1变0时刻 （CP下降沿）发生的，CP一旦变为0后，主触发器被封锁，其状 态不再受R，S影响，故主从触发器对输入信号的敏感时间大大 缩短，只在CP由1变0的时刻触发翻转，因此不会有空翻现象。
如表4-4所示为主从RS触发器的特性表。
R
S
现态 Qn
次态 Qn1
1
0
1
1
1
1
每输入一个脉冲
0
输出状态改变一次
表4-5 主从JK触发器的特性表（CP下降沿触发）
由上表可K触发器没有约束条件，且当 J K 1 时，每输入一个 时钟脉冲后，触发器都向相反的状态翻转一次。
2．主从JK触发器的特性方程
根据主从JK触发器的特性表，用卡诺图化简法可得主从JK
1．同步D触发器的逻辑功能
（1）当 CP =0时，G3 和 G4被封锁，触发器保持原状态不变， 输出都为1，不受D端输入信号的控制。 （2）当 CP =1 时，G3 和 G4 解除封锁，可接收D端的输入信号。 若 D =0，触发器翻转到0状态，则 Q =0 ；若 D =1 ，触发器翻 转到1状态，则 Q =1 。
数字电子技术
第4章 触发器
1 触发器概述
2 基本RS触发器
3 同步触发器
4 主从触发器
jk触发器的工作原理及工作过程
jk触发器的工作原理及工作过程
JK触发器是数字电路中的一种基本触发器，由两个交叉耦合
的门电路组成。
它们的工作原理和工作过程如下：
工作原理：
1. J (Set) 输入信号：当J输入为高电平时，会将Q输出置为高
电平。
2. K (Reset) 输入信号：当K输入为高电平时，会将Q输出置
为低电平。
3. Q 输出信号：JK触发器的输出Q与输入J、K信号以及时
钟信号有关。
4. 时钟信号：时钟信号用于控制JK触发器的工作。
在上升沿
或下降沿（取决于电路的设计）时，JK触发器根据输入信号
的状态更新输出。
工作过程：
1. 初始状态：JK触发器的初始状态由上电时输入信号的状态
确定。
当J=K=0时，Q为先前状态的保持，即保持原来的值。
2. J=1，K=0：当J为高电平而K为低电平时，触发器会被置
入Set状态，即Q被置为高电平。
3. J=0，K=1：当J为低电平而K为高电平时，触发器会被置
入Reset状态，即Q被置为低电平。
4. J=1，K=1：当J和K均为高电平时，触发器处于反转状态。
当时钟信号的边沿到来时，Q的状态将发生改变，即Q的原
始值被翻转。
5. J=0，K=0：当J和K均为低电平时，触发器继续保持前一
个状态，即Q的值不变。
6. 更新输出：无论何时发生状态的改变，输出Q都会立即更新为新的状态。
总结起来，JK触发器根据输入信号和时钟信号的组合，可以实现保持状态、置高状态、置低状态和翻转状态四种操作。
它是许多复杂数字系统以及时序逻辑电路的重要组成部分。
数字电路--触发器原理
2、CP＝1时跟随，下降沿到来时才锁存， 锁存的内容是CP下降沿瞬间D的值。
D (b) CP 符号
(二)工作原理：
(a)
将S=D、R=D代入同步SR触发器的特性方程，得D锁存器的特性方程：
Q* S RQ = D+ DQ = D
CP=1期间有效
第五章
• §5.1 概述
• §5.2 SR 锁存器ne NhomakorabeatQ
0
1
Q
S
R
Q 0
1
& &
0
S
1
0
R
①R=0、S=1时：由于R=0，不论原来Q为0还是1，都有Q=1； 再由S=1、Q=1可得Q＝0。即不论锁存器原来处于什么状态都 将变成0状态，这种情况称将锁存器置0或复位。 R端称为置0端或复位端。
ok
Q
1
0
Q
S 1
R 0
Q 0 1
&
&
0
1
S
0
1
R
②R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1； 再由R=1、Q=1可得Q＝0。即不论锁存器原来处于什么状态都 将变成1状态，这种情况称将锁存器置1或置位。
Q* Q
Q* 0
保持 置0 置1
特 性 表
0 0 1 1 1 1
Q* 1
Q* Q
翻转
主要特点
①主从JK触发器采用主从控制结构，从根本上解决了输入信号直 接控制的问题，具有CP＝1期间接收输入信号，CP下降沿到来 时触发翻转的特点。 ②输入信号J、K之间没有约束。 ③存在一次变化问题。
二、触发器的两个基本特点： 1.具有两个稳定状态—0状态和1状态 2.能够接收、保存和输出信号
数字电路触发器
S：置位（置1）端 R：复位（置0）端
两互补输出端
Q
Q
.
. 反馈线
& G1
& G2
两输入端 SD
RD
(二) 基本RS触发器
2. 逻辑功能
正常情况下， 两输出端旳状态 保持相反。一般 以Q端旳逻辑电 平表达触发器旳 状态，即Q=1， Q=0时，称为“1” 态；反之为“0” 态。
两互补输出端
发器状态不定。
3. 基本RS触发器应用电路：
(1) 无震颤开关电路
Q
Q
＆＆
5V
S
R
1k 1k
K
图4- 3 无震颤开关电路
机械开关在静止到新旳位置 之前其机械触头将要震颤几 次。图4-3电路能够处理震颤 问题。
设初始时Ｋ接Ｒ端，基本原 理如下：
a.Ｋ由右扳向左端，而且震颤几次，相当于ＲＳ＝１０
（或１１）
1
K
1
＆
0
G8 1
＆ G6
0
B
＆
1
G4
＆ G2
Q
01
0
0
10
CP
设触发器原
＆ 01
G9
（a）
1
Rd
主从状 态一致
态为“0”
翻转为“1”态
态
(1)J=1, K=1
1
J
K
1 1
0
0
CP
设触发器原 态为“1”态
＆ G7
F主
＆ G8
Sd
A
1
Q’
＆ G5
＆ G3
Q’ F从
＆ G6 B
＆ G4
＆ G1
＆ G2
数字电路触发器
时序测试
检查触发器在时钟信号的驱动下是否 能够准时地翻转状态，并确保建立时 间和保持时间满足设计要求。
鲁棒性测试
模拟各种异常情况，如电源电压波动、 时钟信号抖动等，以检验触发器的鲁 棒性和稳定性。
触发器的测试实例
JK触发器测试
通过设置不同的J和K输入信号， 观察触发器的输出状态，验证其 功能正确性。
平时，输出状态保持不变。
T触发器和T'触发器
总结词
T触发器和T'触发器是特殊类型的触发器，具有时钟控制的功能。
详细描述
T触发器和T'触发器只有一个输入端T和一个输出端Q。在时钟信号的上升沿时，T触发器的输出状态会 翻转；在时钟信号的下降沿时，T'触发器的输出状态会翻转。如果T为高电平，则T触发器的输出状态 会一直保持高电平；如果T为低电平，则T'触发器的输出状态会一直保持低电平。
D触发器
总结词
D触发器是一种边沿触发的触发器，只在时钟信号的上升沿或下降沿时触发。
详细描述
D触发器只有一个输入端D和两个输出端Q和Q'。在时钟信号的上升沿或下降沿时，D触发器的输出状态会根据输 入端D的状态而改变。如果D为高电平，则Q为高电平，Q'为低电平；如果D为低电平，则Q为低电平，Q'为高电 平。
02
存储功能
触发器能够存储二进制信息，并 在时钟信号的下一个边缘再次翻来自转。04输入特性
触发器有两个输入端，分别用于 接收数据输入和控制信号。
触发器的参数
01
建立时间
触发器在时钟信号的边缘之前需要 接收数据的时间。
传播延迟
从时钟信号的边缘到触发器输出稳 定状态所需的时间。
03
数字电路(第四章触发器)
同步式触发器——电平触发方式，一般高电平触发； 维持阻塞触发器——边沿触发方式，一般上升沿触发；
边沿触发器——边沿触发方式，一般下降沿触发；
主从触发器——主从触发方式。
14
时钟输入CP： 时钟脉冲输入端，通常输入周期性时钟脉冲。
数据输入端：
又叫控制输入端。四种触发器：SR—S，R；D—D； JK—J，K；T—T。 初态Qn: 可称现态，某个时钟脉冲作用前触发器状态。
38
主从式JK触发器
Q
&1
Q
&2 &4
R'
从触发器
&3
S' Q'
Q'
&5 &7
J
&6
1
CP
主触发器
&8
K
CP
39
主、从触发器都是电平触发的同步式触发器 主从触发器在一个时间脉冲（CP）作用下，工作 过程分两个阶段（双拍工作方式）。
1）CP=1，主触发器接收控制信号J、K，状态反映 在 Q' 和 Q' 上， CP = 0 从触发器被封锁，保持原来状态。 2）在CP下降沿（负跳变时刻），从触发器向主触发器看齐。 负跳变时，主触发器被封锁，保持原状态不变。此时，从 触发器封锁被解除取与主触发器一致的状态。
次态Qn+1:某个时钟作用后触发器的状态。（新状态）
15
描述时钟触发器逻辑功能时，采用四种方式：
功能真值表：（表格形式） 在一定控制输入下，在时钟脉冲作用前后，初态向次态转 化的规律（状态转换真值表） 激励表：（表格形式）
在时钟脉冲作用下，实现一定的状态转换（Qn—Qn+1），应 有怎样的控制输入条件。
基本触发器
一、触发器概述1.基本性质：它有两个稳定的工作状态，一个是“0”态，即输出Q＝0，＝1；另一个是“1”态，即输出Q＝1，＝0。
当无外界信号作用时，触发器状态维持不变。
在一定的外界信号作用时，触发器可以从一个稳态翻转到另一个稳态，当外界信号消失后，能保持更新后的状态。
总之，触发器是一种能记忆一位二进制数的存储单元。
由它可以构造计数器、寄存器、移位寄存器等时序逻辑电路。
按结构形式可以分为没有钟控的基本触发器和有钟控的时钟触发器。
按逻辑功能还可以分为RS触发器、D触发器、JK触发器和T触发器。
2.基本RS触发器由两个与非门交叉耦合构成。
逻辑图如图4－1(a）所示，惯用符号如图4－1(b）所示。
工作原理：＝＝1时，不管初态如何，触发器状态将保持不变。
＝0,＝1时，不管初态如何，门2的输出＝1，使门1的输出Q＝0，即此时触发器维持“0”态，称为直接置“0”端。
＝1,＝0时，不管初态如何，门1的输出Q＝1，使门2的输出＝0，即此时触发器维持“1”态，称为直接置“1”端。
＝＝0时，不管初态如何，两与非门的输出均为“1”，此时的状态称非法状态。
之后，如、变为“1”时，由于翻转速度的差异，触发器的最终状态是无法确定的。
正常工作时不允许出现这种情况。
3.触发器逻辑功能的描述方法通常有功能真值表、特性方程、激励表、状态图及时序图等方法。
功能真值表：以表格的形式反映触发器从初态（接收输入信号前的状态，用表示)向次态(接收输入信号后的状态，用表示)转移的规律，也称状态转移真值表。
特性方程：以表达式的形式反映触发器在输入信号作用下，次态与输入信号初态之间的逻辑关系，它可由真值表推得。
激励表：又称驱动表，用表格的形式反映触发器从一个状态转到另一个状态，所需的输入条件。
可由真值表转换得到，也是真值表的逆关系。
状态图：又称状态转移图。
它是一种以图形的方式描述触发器状态转移与输入信号之间的关系。
它用圆圈表示时序电路的各种状态，用带箭头的直线表示状态转移方向，直线上方表示状态转移的条件。
d触发器jk触发器
D触发器与JK触发器简介D触发器（D flip-flop）和JK触发器（JK flip-flop）是数字电路中常见的存储元件。
它们可以用于存储和操作信息，在时序电路和计算机体系结构中发挥着重要的作用。
本文将介绍D触发器和JK触发器的原理、工作方式以及应用场景。
D触发器原理和工作方式D触发器是最简单的触发器之一，它具有一个数据输入（D）和一个时钟输入（CLK）。
D触发器还有一个输出（Q），用于存储输入信号的状态。
D触发器的工作方式如下：1.当 CLK 信号为高电平时，D触发器处于存储状态。
此时，D 触发器的输出 Q 与输入 D 相同。
2.当 CLK 信号从高电平跳变到低电平时，D 触发器会根据输入 D 的状态改变输出 Q 的值。
应用场景D触发器常用于时序电路中，例如计数器、移位寄存器等。
由于其简单的结构和操作方式，D触发器易于设计和实现。
JK触发器原理和工作方式JK触发器是一种进位转移触发器，除了具有数据输入（J 和 K）和时钟输入（CLK）外，还具有一个复位输入（R）和一个使能输入（E）。
JK触发器有两个输出（Q 和Q’），分别表示正相和负相输出。
JK触发器的工作方式如下：1.当 E 使能输入为低电平时，JK触发器无法接受输入信号，处于存储状态。
2.当 E 使能输入为高电平时，JK触发器根据输入信号进行工作。
–当 CLK 信号为高电平时，JK触发器处于存储状态。
此时，Q 和Q’ 的值与上一次的值相同。
–当 CLK 信号从高电平跳变到低电平时，JK触发器根据输入 J 和 K 的状态改变输出 Q 和Q’ 的值。
•当 J 和 K 的状态都为低电平时，JK触发器保持上一次的状态。
•当 J 和 K 的状态都为高电平时，JK触发器翻转输出 Q 和Q’ 的值。
•当 J 和 K 的状态一个为高电平，一个为低电平时，JK触发器将根据上一次的状态来决定翻转与保持。
应用场景JK触发器被广泛应用于时序电路中，如频率分频器、频率合成器和计数器等。
数字电路与逻辑设计第4章触发器(Flip Flop)
4.1 概述
一、触发器概念
Flip - Flop，简写为 FF， 又称双稳态触发器。
触发器是一种具有记忆功能，能存储1位二进制信息(0 或1)的逻辑电路。
有一个或多个输入，两个互反的输出（Q和Q）。 通常用Q端的状态代表触发器的状态。
二、触发器的分类
基本RS触发器(RSFF)又称SR锁存器，是触发器中最简 单的一种，也是各种其他类型触发器的基本组成部分。
一、TFF
（1）功能表
T
Qn
Qn+1
0
0
0
0
1
1
1
0
1
1
1
0
简化的功能表
（2）特征方程
Qn1 TQn TQ n T Qn
说明：(1)一般不单独生产，由其他触发器转换而得。 (2)触发方式由被转换的触发器决定。
触发器总结
触发器是具有记忆功能的的逻辑电路，每个触发器 能存储一位二进制数据。
(4)波形图
强调触发方式
结构不做要求
边沿JKFF的逻辑符号：
1J C1 1K
J CP K
(下 圆c) 降圈国沿)触标(发小符号
次态方程： 功能表：
一、TFF
三、TFF和TFF
在数字电路中，凡在CP时钟脉冲控制下，根据输入 信号T取值的不同，具有保持和翻转功能的电路，即当 T=0时能保持状态不变，T=1时，每来一个CP的上升沿 (或下降沿)，触发器的状态就翻转一次。
1
(6). 波形图 又称时序图，它反映了触发器的输出状态随时间和输
入信号变化的规律。
在任何时刻，输入都能直接改变输出的状态。
2.钟控原理
触发器的原理和类型
触发器的原理和类型触发器是一种用于存储和检测信号状态的部件，它是数字电路中的重要组成部分。
触发器有各种类型和实现方式，其原理和类型既包括基本触发器，如RS触发器、D触发器、JK触发器和T触发器，也包括复杂的触发器，如边沿触发器和级联触发器等。
下面我将详细介绍触发器的原理和各种类型。
触发器的原理：触发器的原理基于电子器件的存储和切换能力，通过控制输入信号和时钟信号的组合，实现数据的存储和传输。
触发器由至少两个稳定的稳态组成，具有一定的存储功能。
当触发器的时钟信号到来时，根据输入信号的状态改变触发器的输出。
触发器的原理可以从两方面来理解。
首先，触发器可以看作是组合逻辑电路和存储元件的结合。
其次，触发器也可以看作是一个时序电路，其输出的稳定状态受到时钟信号的控制。
触发器的类型：触发器的类型很多，以下是常见的几种类型：1. RS触发器：RS触发器是最基本的触发器之一，它由两个交叉连接的非门组成。
它有两个输入端，分别是设置输入（S）和复位输入（R）。
当设置输入为1时，触发器的输出为1；当复位输入为1时，触发器的输出为0；当两个输入都为0时，触发器的输出不变。
RS触发器的特点是可以自锁。
2. D触发器：D触发器是最常用的触发器之一，也是RS触发器的一种变体。
D触发器有一个数据输入（D）和一个时钟输入（CLK），当时钟信号到来时，D触发器将输入数据存储，并且在时钟信号边沿将其传递给输出。
D触发器可以用来实现各种功能，如数据存储、寄存器和移位寄存器等。
3. JK触发器：JK触发器是在RS触发器的基础上发展起来的。
它有两个输入端，即J输入和K输入，和一个时钟输入。
JK触发器的输入方式使其比RS触发器更灵活。
当J为1，K为0时，JK触发器的输出将置1；当J为0，K为1时，JK 触发器的输出将置0；当J和K同时为1时，JK触发器的输出将取反；当J和K 同时为0时，JK触发器的输出不变。
4. T触发器：T触发器是一种特殊的JK触发器，其输入端只有一个T输入和一个时钟输入。
电子线路基础数字电路实验5 触发器
实验五触发器一、实验目的1. 掌握基本RS触发器、JK触发器、D触发器和T触发器的逻辑功能。
.2. 熟悉各类触发器之间逻辑功能的相互转换方法。
二、实验原理触发器是具有记忆功能的二进制信息存贮器件，是时序逻辑电路的基本单元之一。
触发器按逻辑功能可分RS、JK、D、T触发器；按电路触发方式可分为主从型触发器和边沿型触发器两大类。
图8—1所示电路由两个“与非”门交叉耦合而成的基本RS触发器，它是无时钟控制低电平直接触发的触发器，有直接置位、复位的功能，是组成各种功能触发器的最基本单元。
基本RS触发器也可以用两个“或非”门组成，它是高电平直接触发的触发器。
图8—1 图8—2JK触发器是一种逻辑功能完善，通用性强的集成触发器，在结构上可分为主从型JK触发器和边沿型JK触发器，在产品中应用较多的是下降边沿触发的边沿型JK触发器。
JK触发器的逻辑符号如图8—2所示。
它有三种不同功能的输入端，第一种是直接置位、复位输入端，用和表示。
在S=0，R=1或R=0，S=1时，触发器将不受其它输入端状态影响，使触发器强迫置“1”(或置“0”)，当不强迫置“1”(或置“0”)时，S、R都应置高电平。
第二种是时钟脉冲输入端，用来控制触发器触发翻转(或称作状态更新)，用CP表示(在国家标准符号中称作控制输入端，用C表示)，逻辑符号中CP端处若有小园圈，则表示触发器在时钟脉冲下降沿(或负边沿)发生翻转，若无小园圈，则表示触发器在时钟脉冲上升沿(或正边沿)发生翻转。
第三种是数据输入端，它是触发器状态更新的依据，用J、K表示。
JK触发器的状态方程为本实验采用74LS112型双JK 触发器，是下降边沿触发的边沿触发器，引脚排列如图8—3所示。
表8—1为其功能表。
图8—3 图8—4D 触发器是另一种使用广泛的触发器，它的基本结构多为维阻型。
D 触发器的逻辑符号如图8—4所示。
D 触发器是在CP 脉冲上升沿触发翻转，触发器的状态取决于CP 脉冲到来之前D 端的状态，状态方程为Q n+1 =D注: × −− 任意态; ↓ −− 高到低电平跳变 注: ↑ −− 低到高电平跳变 Q n (Q n ) −− 现态; −− 次态 ϕ −− 不定态本实验采用74LS74型双D 触发器, 是上升边沿触发的边沿触发器, 引脚排列如图8—5所示。
数字电子技术基础第五章触发器
S
(a)
(a)防抖动开关电路图
uA Q uB Q
Q
反跳
反跳
Q (b)
(b)开关反跳现象及改善后的波形图
20
5.3 同步触发器
实际工作中，触发器的工作状态不仅要由触发输入 信号决定，而且要求按照一定的节拍工作。为此，需要 增加一个时钟控制端 CP。
CP 即 Clock Pulse，它是一串 周期和脉宽一定的矩形脉冲。
具有时钟脉冲控制的触发器称为时钟触发器，
又称钟控触发器。
同步触发器是其中最简单的一种，而 基本 RS 触发器称异步触发器。
21
(一)同步 RS 触发器
1. 电路结构与工作原理 Q 基本 RS 触发器 Q
G1
S1 Q3 G3
G2
Q4 R1 G4
S
10 CP
R
增加了由时钟 CP 控制的门 G3、G4
工作原理 ★ CP = 0 ，G3、G4 被封锁。基本 RS 触发 器的输入均为 1，触发器 状态保持不变。
的作用下，状态转换的 方向。
尾端：表示现态，箭头
指向表示次态。
16
(3) 特征方程（也称为状态方程或次态方程）
RD SD Qn Qn+1
说明
0 0 0 × 触发器状态不定
0 0 1×
0 1 0 0 触发器置 0 0110
1 0 0 1 触发器置 1 1011
1 1 0 0 触发器保持原状态不变 1111
9
2. 工作原理及逻辑功能 Q 1 触发器被置 1 0 Q
G1
G2
11
0 SD
输入 RD SD 00 01 10 11
输出 QQ
01 10
基本触发器
基本RS触发器的特点：
主要优点
（1）结构简单，仅由两个与非门或者或非门交叉连接构成。
（2）具有置0、置1和保持功能，其特性方程为
Qn1 S RQn
存在问题
RS 0
约束条件
（1）电平直接控制，即由输入信号直接控制触发器的输出，
电路抗干扰能力下降
（2）R、S之间存在约束，即两个输入不能同时为高电平。
许
(4-13)
1、R=S=0是不允许的，这时Q端和Q端都为高电平，这是一 种未定义的状态。
2、当R=S=0的信号同时撤销时状态不定。 3、当R=S=0的信号分时撤销时，状态决定于后撤销的信号。
当R=S=0的信 号同时撤销
当R=S=0的信 当R=S=0的信 号分时撤销 号分时撤销
S
R
Q
Q
置0
保 持
置 1
(4-7)
总结：
1、 S R 1
Q=Q “保持”
Q=0
2、S 1, R 0
0态
Q=1
“置 0”或“复位” (Reset)
Q=1
3、S 0, R 1
1态
Q=0
“置 1”或“置位” (Set)
4、S R 0 Q和Q 均为UH
R 先撤消： 1 态
S 先撤消： 0 态
信号同时撤消：状态不定 (随机)
(4-17)
4.1.3 集成基本触发器
3S
VCC 4S 4R 4Q 3SA 3SB 3R 3Q VDD 4S 4R 1Q 3R 3S 3Q 2Q
16 15 14 13 12 11 10 9 74LS279
二、触发器的现态和次态
现态Qn——触发器接收输入信号之前的状态 次态Qn+1——触发器接收输入信号之后的状态 （现态Qn和次态Qn+1的逻辑关系是研究触发器工作原理的基本 问题）
数字电路实验8 基本RS触发器
1．实验目的1)使用EWB软件模拟基本RS触发器，本实验选用或非门实现基本RS触发器，完成仿真调试，电路分析；2)进一步分析并掌握RS触发器的工作原理；3)基本RS触发器（又称R-S锁存器）是各种触发电路中结构形式最简单的一种，它又是许多复杂电路结构触发器的一个组成部分。
2．实验内容1)利用EWB电子实验室软件多媒体教程，学习如何使用EWB模拟出基本RS触发器；2)自己使用EWB模拟RS触发器，以此完成元器件的选取，电路连接，仿真调试以及电路分析；3)进一步分析RS触发器的功能，分析其工作原理。
3．实验步骤和实验结果1)选取元器件：地，“V CC”直流电源，开关2个，彩色指示器2个以及或非门两个。
2)根据电子多媒体教程连接电路：3)仿真调试：R = 1, S = 1, 触发器两端为低电平R = 1, S = 0, 触发器置1R = 0, S = 1, 触发器置0R = 0, S = 0, 触发器保持原状态4)结果分析：该实验使用的是或非门构造的RS触发器，所以Q___所对应的为R___+___Q___，而Q所对应为S+Q___，所以由分析可得该模拟电路中RS高电平有效。
而该触发器中S为置位端，而R 为复位端或指令端。
由上图仿真调试结构可得RS不同的取值下，输出信号的五种不同结果。
4．分析与讨论1)本RS基本触发器电路与书上所给逻辑电路图有所不同，即Q与Q——的位置互相对调，所以在输出上结果也相应的有所不同，如当R=0，S=0，情况下，触发器Q与Q——端口保持原状态而不是低电平；2)3)由真值表可得其特性方程为：Q n+1=R+S—Q nRS=04）基本RS触发器因为电平受直接控制，所以抗干扰能力弱，并且RS间有约束，所以可以采用同步触发器改善电路。
基本RS触发器
《数字电子技术》
[例1-1] 试根据输入R、S信号波形，画出Q、 波形，设初始状态 =0，
解：根据输入信号 R、S的变化，用虚 。
单元1 基本RS触发器
1.2 与非门组成的基本RS触发器
（1）电路结构
《数字电子技术》
逻辑电路
触发器新的状态(也称为次态，用 表示)不仅与输入信号(R、S)
有关，而且还与触发器原来的状态（称为现态或初态，用 表示）有 关，所以，应当将 也作为一个变量（称为状态变量）列入真值表，
同时把含有状态变量 的真值表称为触发器的特性表。
或非门组成的 基本RS触发
器的特性表
单元1 基本RS触发器
1.1 或非门组成的基本RS触发器
单元1 基本RS触发器
《数字电子技术》
1.1 或非门组成的基本RS触发器 1.2 与非门组成的基本RS触发器
单元1 基本RS触发器
引言
《数字电子技术》
触发器：能够存储1位二值信号的基本单元电路
触发器具有两个基本特点： （1）具有两个能自行保持的稳定状态，用来表示逻辑状态的0和1，或 二进制数的0和1。 （2）根据不同的输入信号可以置成1或0状态。
与非门组成的 基本RS触发
器的特性表
单元1 基本RS触发器
课堂练习
《数字电子技术》
1、画出由或非门组成的基本RS触发器输出端Q、 的电压波
形，输入端S、R的电压波形如图中所示。
单元1 基本RS触发器
《数字电子技术》
单元1 基本RS触发器
《数字电子技术》
单元1 基本RS触发器
2.速动比率
《数字电子技术》
期初速动比率=
（32 819＋17 966＋74 736＋10 066＋1 972）÷178 190＝0.77
触发器的分类及其特点
触发器的分类及其特点触发器是数字电子电路中常用的一种存储元件，用于存储和改变数据信号的状态。
它在各种数字电路和系统中有广泛的应用，常见的触发器有RS触发器、D触发器、JK触发器和T触发器。
本文将就这四类触发器进行分类及介绍其特点。
一、RS触发器RS触发器是最基本的触发器之一，由两个交叉反馈的与非门组成。
它有两个输入端R和S以及两个输出端Q和\(\bar{Q}\)。
RS触发器有两种状态：置位状态和复位状态。
当输入端为R=0，S=1时，触发器处于置位状态，输出端Q=1，\(\bar{Q}\)=0；当输入端为R=1，S=0时，触发器处于复位状态，输出端Q=0，\(\bar{Q}\)=1。
当输入端为R=1，S=1时，触发器的状态不确定。
RS触发器的特点是简单、易于构造，但容易出现状态不确定的问题。
二、D触发器D触发器是基于RS触发器演变而来，只需一个数据输入端D。
D触发器可以看作是RS触发器的一种特殊形式，其中R与\(\bar{S}\)连接在一起，S与\(\bar{R}\)连接在一起。
D触发器有两个状态：存储状态和传输状态。
当输入端D=0时，触发器保持之前的状态；当输入端D=1时，触发器的状态将被改变为与之前相反的状态。
D触发器的特点是状态稳定，适用于时钟信号控制的应用。
三、JK触发器JK触发器是由RS触发器进一步演变而来，具有较高的灵活性和可靠性。
它有两个输入端J、K和两个输出端Q、\(\bar{Q}\)。
JK触发器有四种状态：禁止状态、置位状态、复位状态和翻转状态。
当输入端为J=0，K=0时，触发器处于禁止状态，无论之前的状态如何，都将保持不变；当输入端为J=1，K=0时，触发器处于置位状态，输出端Q=1，\(\bar{Q}\)=0；当输入端为J=0，K=1时，触发器处于复位状态，输出端Q=0，\(\bar{Q}\)=1；当输入端为J=1，K=1时，触发器处于翻转状态，输出端将翻转。
JK触发器的特点是功能丰富，可以实现各种状态的转换。
触 发 器
上，从而形成两个互补的时钟控制信号。时钟脉冲作用期间，CP=1，=0，从触发器被封锁，保持
原状态，Q在脉冲作用期间不变；主触发器的状态取决于时钟脉冲为低电平的状态和J、K输入端的
状态。
➢ JK触发器的逻辑功能表
数字电子电路
➢ JK触发器的特性方程为
（CP下降沿到来时有效 ）
Qn1 JQn KQn
器、D触发器等。
1.1 RS触发器
➢ 基本RS触发器
数字电子电路
基本RS触发器的逻辑图（a）和逻辑符号(b)。它由两个与非门交叉连接而成。R、S是输入端，Q、 是输出端。触发器的状态以Q端为准。
• 基本RS触发器的逻辑状态表
数字电子电路
基本RS触发器有两个状态，它可以直接置位或复位，并具有存储和记忆功能。
• 基本RS触发器的特性方程为
数字电子电路
Qn1 S RQn
➢ 同步RS触发器
（a）是同步RS触发器的逻辑电路图R，S图6-03-2（b）是其逻辑符号图。其中，与非门A和B构成基本RS触发
器，与非门C、D构成导引电路，通过它把输入信号引导到基本触发器上。RD、SD是直接复位、直接置位端。
只要在RD或SD上直接加上一个低电平信号，就可以使触发器处于预先规定的“0”状态或“1”状态。另外，
数字电子电路
1.4 T触发器
数字电子电路
将JK触发器的两个端子JK和为一个端子并将其命名为T，即为T触发器。所以令J=K=T代入JK触
发器的特性方程就得到T触发器
➢ 特征方程
（CP下降沿到来时有效 ）
Q n1 T Q n
设备控制技术
➢ JK触发器的状态图
数字电子电路
1.3 D 触发器
数字电子电路
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1 0 0 置0 1 1 不用 不许 2. 问题：输入电平直接控制输
Q n+1= S + RQ n
RS 0 约束条件
出状态，使用不便，抗干扰能 力差；R、S 之间有约束。
4.1.3 集成基本触发器
一、CMOS 集成基本触发器
1. 由与非门组成：CC4044
EN
R&
1
TG Q
EN
&
S
EN
EN 1
1
S
S
R
R
Q
Q
Q
Q
三、特性表和特性方程 1. 特性表：
R S Qn
00 0 00 1 01 0 01 1 10 0 10 1 11 0 11 1
Q n+1
0 1 1 1 0 0
不用 不用
2. 简化特性表
R S Q n+1 0 0 Q n 保持 0 1 1 置1
1 0 0 置0 1 1 不用 不允许
3. 特性方程：
概
述
• 对触发器的基本要求
（1）具有两个稳定的状态—— 0状态和1状态 （0状态和1状态表征触发器的存储内容）
（2）能够接收、保存和输出信号
• 触发器的现态和次态
现态Qn——触发器接收输入信号之前的状态 次态Qn+1——触发器接收输入信号之后的状态
（现态 Qn 和次态 Qn+1 的逻辑关系是研究触发器工作 原理的基本问题 ）
Qn1 1,Qn1 0
“置 1”
Qn1 0,Qn1 1
“置 0”
Qn1、Qn1均为UL “不允许”
若高电平同时撤消，则状态不定。
Q
G1 >1
Q 波S
>1 G2
形 图
R
Q
R
S
Q
三、特性表和特性方程 四、基本 RS 触发器主
R S Q n+1
要特点
0 0 Q n 保持 1. 优点：结构简单， 0 1 1 置 1 具有置 0、置 1、保持功能。
1态 0态
二、工作原理
信号同时撤消：状态不定
(随机)
简化波形图
状态翻转过程需要一定的延迟时间, Q
Q
如 1 0，延迟时间为 tPHL；
0 1， 延迟时间为 tPLH 。 由于实际中翻转延迟时间相对于脉
G1 &
&
信信号号同不时同撤时消撤,出
冲的宽度和周期很小，故可视为0。 现消S不，确状定态状确R态定 设触发器初始状态为0：
一、触发器的定义
• 定义：能够存储1位二值信号的单元电路统称为 触发器。
• 特点：1、具有两个能自行保持的稳定状态，用 来表示逻辑状态的0和1。
• 2、根据不同的输入信号可以置成1或0状态。
•电路结构：具有两个互补的输出端Q端和 Q 端。 当Q=1时，称触发器的状态为1状态，也称触发器 置位；当Q=0时，称触发器的状态为0状态，也称 触发器复位。
8
Q1 Q2 Q3 Q4
内含 4 个基本 RS 触发器
2. 由或非门组成：CC4043(略)
二、TTL 集成基本触发器
74279、74LS279
Q
&
&
S
R
Q
&
&
S1 S2
R
+VCC
RSSRSRSSRS––––––––––11233412341212
1 2 3 5 6 10 11 12 14 15
16
Q
n+1
RS
Qn 00 01 11 10
00 1
0
11 1
0
Q n+1= S + RQ n
RS 0 约束条件
[例]
R
R
S
S
Q Q
Q
Q
4.1.2 由或非门组成
一、电路及符号
Q
G1 >1
Q
>1 G2
QQ RS
二、工作原理
R S 0
R
S
RS
Qn1 Qn , Qn1 Qn “保持”
R 0, S 1 R 1, S 0 R S 1
触发器
相关知识回顾：
组合电路：不含记忆元件、无反馈 、输出与原来状态无关。
本章任务：
（1）触发器：是记忆元件 、有反馈 、输出与原来状态有关。 （2）触发器分类。 （3）触发器外部逻辑功能、触发方式。
本章重点：
通过学习触发器，建立时序的概念，
为后续章节的学习打好基础。
第四章 触发器
第一节 概述 第二节 基本触发器 第三节 同步触发器 第四节 边沿型触发器 第五节 触发器逻辑功能的转换 第六节 小结
• 触直接加到输入端，是触发器的 基本电路结构
同步触发器
输入信号经过控制门输入，受时钟信号 CP控制
边沿触发器
只在时钟信号CP的上升沿或下降沿时刻 才有输入信号
4.1 基本触发器
4.1.1 由与非门组成 一、电路及符号
S R1
Q
01
Q 01 Q Q S 1, R
EN
+VCC
R三RSSRSRSSRS0011––––––––––11233412341212态S0101111111235610245RES01111N锁1112233344RSSRSRSSRS存ABAB74Q不17触Q10LZ64n用2S发n+7219器79高1234特保不QQQQ置置注阻性允1479持10态3表许
0
Q = Q “保持”
Q=0 0态 Q=1
G1 &
10
S
& G2
10
“置 0”或“复位” (Reset)
SR
S 0, R 1
Q=1 1态 Q=0
R
S R “置 1”或“置位” (Set)
Q SQ Q RQ
S R 0 Q和Q 均为UH
Q=0 0态 Q=1
Q=1 Q=0
1态
R 先撤消： S 先撤消：
1R
4
1SA
1Q
1SB 2R
74279
2Q
7
233SRSA74LS2793Q 9
3SB 4R
4Q 13
4S
Q1 Q2 Q3 Q4
8