实验三触发器,移位寄存器实验
移位寄存器实验报告
移位寄存器实验报告实验题目：移位寄存器一、实验目的了解移位寄存器的原理，掌握移位寄存器的应用。
二、实验原理移位寄存器是一种存储器件，用于将二进制数据以位为单位进行移位操作。
移位寄存器由若干个D触发器组成，每个D触发器的输出接入下一个D触发器的输入，以此类推，形成了一个环形移位结构。
移位寄存器有三种基本工作模式：串行输入并行输出（SIPO），并行输入串行输出（PISO）和并行输入并行输出（PIPO）。
在SIPO模式下，输入数据串行输入到移位寄存器的最高位，然后逐个向低位移位，最终输出到最低位。
在PISO模式下，输入数据并行输入到移位寄存器的每个位，然后逐个向高位移位，最终输出到最高位。
在PIPO模式下，输入数据并行输入到移位寄存器的每个位，然后逐个向低位移位，最终输出到每个输出端口。
移位寄存器的应用很广泛，其中最常见的是时序信号的处理。
移位寄存器可以用于数字频率合成、序列生成、编码器和解码器等方面。
三、实验设备1. 计算机2. Xilinx ISE14.6软件3. BASYS2开发板4. USB下载器四、实验步骤1. 设计移位寄存器的电路原理图并进行仿真。
2. 在Xilinx ISE14.6软件中创建工程并添加源、约束和测试文件。
3. 将电路原理图转换成Verilog HDL代码。
4. 将Verilog HDL代码综合为综合网表，并进行时序分析。
5. 将综合网表映射到BASYS2开发板上并进行状态机调试。
6. 使用USB下载器将设计好的逻辑文件下载到FPGA上。
7. 连接开发板的输入输出端口，验证移位寄存器的正确性，并观察输出端口结果。
五、实验结果与分析通过移位寄存器的实验，我们学会了如何使用Verilog HDL设计并实现移位寄存器，并对移位寄存器进行了详细的仿真、综合、映射和下载调试。
在实验过程中，我们还学会了串行输入并行输出（SIPO），并行输入串行输出（PISO）和并行输入并行输出（PIPO）三种基本工作模式，掌握了移位寄存器在数字频率合成、序列生成、编码器和解码器等领域中的使用方法。
数电实验三
实验三触发器及其应用一、实验目的1、掌握基本RS、JK、D和T触发器的逻辑功能2、掌握集成触发器的逻辑功能及使用方法3、熟悉触发器之间相互转换的方法二、实验原理触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。
1、JK触发器在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。
本实验采用74LS112双JK触发器，是下降边沿触发的边沿触发器。
引脚功能及逻辑符号如图8－2所示。
JK触发器的状态方程为Q n+1＝J Q n＋K Q nJ和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时，组成“与”的关系。
Q与Q为两个互补输出端。
通常把 Q＝0、Q ＝1的状态定为触发器“0”状态；而把Q＝1，Q＝0定为“1”状态。
图8－2 74LS112双JK触发器引脚排列及逻辑符号下降沿触发JK触发器的功能如表8－2表8－2注：×—任意态↓—高到低电平跳变↑—低到高电平跳变Q n（Q n）—现态 Q n+1（Q n+1 ）—次态φ—不定态JK触发器常被用作缓冲存储器，移位寄存器和计数器。
2、D触发器在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为Q n+1＝D n，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。
有很多种型号可供各种用途的需要而选用。
如双D 74LS74、四D 74LS175、六D 74LS174等。
图8－3 为双D 74LS74的引脚排列及逻辑符号。
功能如表8－3。
图8－3 74LS74引脚排列及逻辑符号表8－3 D触发器特性表表8－4 T触发器特性表4、触发器之间的相互转换在集成触发器的产品中，每一种触发器都有自己固定的逻辑功能。
机电一体化实验指导书
机电一体化实验指导书1目录实验一与非逻辑功能实验 (1)实验二定时器/计数器功能实验 (4)实验三置位/复位及脉冲指令实验 (8)实验四移位寄存器实验 (14)实验五数码显示的模拟控制 (19)实验六装配流水线的模拟控制 (23)实验七交通灯的模拟控制 (26)实验八机械手的模拟控制 (29)附录 (31)机电一体化实验指导书实验一与非逻辑功能实验一、实验目的1．熟悉PLC实验装置。
2．练习手持编程器的使用3．熟悉系统操作。
4．掌握与、或、非逻辑功能的编程方法。
二、实验内容1．熟悉三菱GX-Developer 编程软件的使用方法，请详细阅读本书附录的全部内容。
2．编制梯形图并写出程序，通过程序判断Y1、Y2、Y3、Y4的输出状态，然后再输入并运行程序加以验证。
三、实验原理1．线圈驱动指令LD、LDI、OUTLD：取指令。
表示一个与输入母线相连的常开接点指令，即常开接点逻辑运算起始。
LDI：取反指令。
表示一个与输入母线相连的常闭接点指令，即常闭接点逻辑运算起始。
OUT：线圈驱动指令，也叫输出指令。
LD、LDI两条指令的目标元件是X、Y、M、S、T、C，用于将接点接到母线上。
也可以与ANB指令、ORB指令配合使用，在分支起点也可使用。
OUT是驱动线圈的输出指令，它的目标元件是Y、M、S、T、C。
对输入继电器X不能使用。
OUT指令可以连续使用多次。
LD、LDI是一个程序步指令，这里的一个程序步即是一个字。
OUT是多程序步指令，要视目标元件而定。
OUT指令的目标元件是定时器T和计数器C时，必须设置常数K。
2．接点串联指令AND、ANIAND，与指令。
用于单个常开接点的串联。
ANI，与非指令。
用于单个常闭接点的串联。
AND与ANI都是一个程序步指令，它们串联接点的个数没有限制，也就是说这两条指令可以多次重复使用。
OUT指令后，通过接点对其它线圈使用OUT指令称为纵接输出或连续输出，连续输出如果顺序不错可以多次重复。
实验：触发器和移位寄存器
实验：触发器和移位寄存器一、实验目的（1）学习D 触发器和J-K 触发器的应用。
（2）用双向移位寄存器74LS194组成功能电路。
二、实验仪器(1) 双线示波器 （2）数字万用表(3) TES-1电子技术学习机三、实验内容实验12.1 四D 触发器的应用练习图12.1是用四D 触发器74175构成的四路抢答判决电路。
平时，K 1~K 4均闭合，接通K 5然后再打开，各Q 端复位，发光二极管均不亮，一旦K 1~K 4中任一开关先打开，则相应的Q 端置“1”；而其它迟打开的开关由于电路的具体构成将失去对其Q 端的置“1”控制作用，从而实现了四路抢答判决功能。
试插接调试电路，观察实验结果。
实验12.2 JK 触发器的使用图12.2为一单脉冲选通电路，G 为控制端。
当G ＝1时，无信号输出；当G ＝0时，输出端输D 1D 2D 4D 3Q 1Q 2Q 4Q 3CLK CLRQ 1Q 2Q 3Q 4K 1&&11KHz 74175K 5K 4K 3K 2图12.1出一个且仅有一个与输入脉宽相等的脉冲。
试分析电路工作原理，并接线实验。
实验12.3 移位寄存器的应用图12.3是用双向移位寄存器74194构成的右移逐位亮，继而右移逐位灭的节日彩灯电路。
按图接线，再CLK 端加入1Hz 的连续脉冲，观察发光二极管的亮灭规律。
四、 总结要求(1)图23.1四路抢答判决电路，假设二位抢答者搬动开关的时间差小于1ms ，那么该电路是否还能正常运行？为什么？如何修改电路？J KQ 2Q 274107&11J K Q 1Q 1741071G F连续脉冲图12.2 1Hz+5VQ A Q D Q C Q B CLK CLR S 0S 1右移入1+5V74194图12.3（2）图23.1四路抢答判决电路，如果将开关K1~ K4换成按键，如何修改电路？（3）根据图23.3节日彩灯电路，如何用2片74LS194构成8个灯左移的节日彩灯电路？。
实验三VHDL
4、模7计数器
硬件描述语言1
端口说明： PORT( clk : IN STD_LOGIC; q : OUT INTEGER RANGE 0 TO 6);
功能描述：
VARIABLE cnt : INTEGER RANGE 0 TO 6; BEGIN IF (clk'EVENT AND clk = '1') THEN IF cnt < 6 THEN cnt := cnt + 1; ELSE cnt :=0; END IF; END IF; q <= cnt;
ARCHITECTURE arc_shiftreg OF shiftreg IS SIGNAL q_temp : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(cr,clk) BEGIN …… …… --见下页 END PROCESS; q<=q_temp; END arc_shiftreg;
假设数据已经被时钟的上升沿打入D触发器，那么数据 到达第一个触发器的Q端需要Tco，再经过组合逻辑的 延时Tdelay到达的第二个触发器的D端，要想时钟能在 第二个触发器再次被稳定的锁入触发器，则时钟的延 迟不能晚于Tco+Tdelay+Tsetup，（回顾建立和保持时 间的概念，就可以理解Tdelay） 由以上分析可知：最 小时钟周期：T=Tco+Tdelay+Tsetup 最快时钟频率 F= 1/T PLD开发软件也正是通过这个公式来计算系统运行 速度Fmax
硬件描述语言2： 功能描述：
IF (clk'EVENT AND clk='1') THEN CASE cnt IS WHEN "000"=>cnt<="001"; WHEN "001"=>cnt<="010"; WHEN "010"=>cnt<="011"; WHEN "011"=>cnt<="100"; WHEN "100"=>cnt<="101"; WHEN "101"=>cnt<="000"; WHEN others=>NULL; END CASE; END IF; q <= cnt;
实验三 D 触发器、移位寄存器、二进制计数器的 Verilog实现
实验三D触发器、移位寄存器、二进制计数器的Verilog实现及仿真器的使用一、实验目的：本次实验利用Verilog语言输入方式、定义引脚（两种方法）、；掌握任意进制计数器的设计方法，进一步掌握时钟的具体使用方法，进而掌握仿真器的使用方法。
二、实验要求：1、利用Verilog硬件描述语言，参考提供源程序，设计带进位的4位二进制计数器；2、利用Verilog硬件描述语言，自行设计七段码译码器；3、在原理图中调用计数器模块和译码器模块构成一个可以直接驱动数码管的单元模块。
带有清零端的D触发器源程序moduleR_SY_D_FF ( RB, D, CLK, Q, QB );input RB, D, CLK;output Q, QB ;reg Q;assign QB = ~Q;always @( posedge CLK or negedge RB )Q <= ( !RB )? 0: D;endmodule串行输入并行输出移位寄存器源程序module SIN_POUT_SHIFT ( RSTB, IN, CLK, Q );input RSTB, CLK, IN;output [3:0] Q;reg [3:0] Q;always @( posedge CLK or negedge RSTB )Q <= ( !RSTB )? 0: {Q,IN};endmodule并入串出移位寄存器module PIN_SOUT_SHIFT ( LOAD, IN, CLK, Q );input LOAD, CLK;input [3:0] IN;output [3:0] Q;Q;reg [3:0]always @( posedge CLK or posedge LOAD )if ( LOAD )Q <= IN;elseQ <= Q << 1;endmodule带进位二进制计数器源程序：module cnt4e(clk,clr,ena,cout,q); input clk,clr,ena;output [3:0] q;output cout;reg [3:0]q;always @(posedge clr or posedge clk) beginif(clr) q='b0000;else if (ena) q=q+1;endassign cout=&q;endmodule。
数字电子技术实验报告(学生版)
数字电子技术实验报告开课实验室 指导教师 班级 学号 姓名 日期实验项目 实验一 TTL 逻辑门电路 和组合逻辑电路一、实验目的1．掌握TTL “与非”门的逻辑功能。
2．学会用“与非”门构成其他常用门电路的方法。
3．掌握组合逻辑电路的分析方法与测试方法。
4．学习组合逻辑电路的设计方法并用实验来验证。
二、预习内容1．用74LS00验证“与非”门的逻辑功能Y 1=AB2．用“与非”门（74LS00）构成其他常用门电路Y 2=A Y 3=A+B=B A Y 4=AB B AB A实验前画出Y 1——Y 4的逻辑电路图，并根据集成片的引脚排列分配好各引脚。
3.画出用“异或”门和“与非”门组成的全加器电路。
（参照实验指导书P.75 图3-2-2）并根据集成片的引脚排列分配好各引脚。
4．设计一个电动机报警信号电路。
要求用“与非”门来构成逻辑电路。
设有三台电动机，A 、B 、C 。
今要求：⑴A 开机，则B 必须开机；⑵B 开机，则C 必须开机；⑶如果不同时满足上述条件，则必须发出报警信号。
实验前设计好电动机报警信号电路。
设开机为“1”，停机为“0”；报警为“1”，不报警为“0”。
（写出化简后的逻辑式，画出逻辑图及引脚分配）三、实验步骤1． 逻辑门的各输入端接逻辑开关输出插口，门的输出端接由发光二极管组成的显示插口。
逐个测试逻辑门Y 1-Y 4的逻辑功能，填入表1-1表1-12． 用74LS00和74LS86集成片按全加器线路接线，并测试逻辑功能。
将测试结果填入表 1-2。
判断测试是否正确。
图中A i 、B i 为加数，C i-1为来自低位的进位；S i 为本位和，C i 为向高位的进位信号。
表1-2根据设计好的3.电动机报警信号电路用74LS00集成片按图接线，并经实验验证。
将测试结果填入表1-3。
表1-3四、简答题1．Y4具有何种逻辑功能？2．在实际应用中若用74LS20来实现Y=AB时，多余的输入端应接高电平还是低电平？3．在全加器电路中，当A i=0，S i*=1，C i=1时C i-1=？数字电子技术实验报告开课实验室 指导教师 班级 学号 姓名 日期 实验项目 实验二 组合逻辑电路的设计一、实验目的1．掌握用3线- 8线译码器74LS138设计组合逻辑电路。
eda实验报告
EDA技术与 VHDL 实验报告电气工程系电子信息工程实验一： 1 位全加器设计实验目的：I1131.学习 QuartusII9.1 集成开发环境的使用方法以及如何建立工程和文件；2.用原理图输入设计法和VHDL 文本输入设计法设计1 位全加器；3.通过电路仿真和硬件验证，进一步了解1 位全加器的功能I113实验内容：用原理图输入设计法和VHDL 文本输入设计法分别设计1 位全加器，并下载到 CH4 实验箱上运行。
实验原理： 1 位全加器可以由两个半加器和一个或门连接而成， 因而可根据半加器的电路 （如图 3-1 所示）或真值表写出或门和半加器的 VHDL 描述。
然后根据图 3-2 写出全加器的顶层描述。
co a b so co0 0 0 0 aand20 1 1 0bnot xnor2so1 0 1 0111图 3-1半加器 h_adder 电路图及其真值表u1dh_adder a or2aainh_adder ccoutf_addercoutain A coAco f bbinsumbin BsoeBsou3sumcincinu2图 3-2全加器 f_adder 电路图及其实体模块实验步骤：1．打开实验箱电源； 2．输入移位寄存器 VHDL 程序；3．点击图标，进行分析和综合；4. 建立波形文件，进行功能仿真； 5．按接线图配置 FPGA 引脚； 6．点击图标 ,进行编译；7．下载 ****.sof 配置文件到 EP3C16Q240C8中；1 半加器的 vhdl 描述有两种，我用的是下面这种，布尔函数描述法 :（ 1）布尔函数描述方法的VHDL 源程序如下：LIBRARY IEEE; --半加器描述 (1)：布尔方程描述方法USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder ISPORT (a, b : IN STD_LOGIC;co, so : OUT STD_LOGIC);END ENTITY h_adder;ARCHITECTURE fh1 OF h_adder isBEGINso <= NOT(a XOR (NOT b)) ; co <= a AND b ;END ARCHITECTURE fh1;（ 2）或门逻辑描述：LIBRARY IEEE ; --或门逻辑描述USE IEEE.STD_LOGIC_1164.ALL;ENTITY or2a ISPORT (a, b :IN STD_LOGIC;c : OUT STD_LOGIC );END ENTITY or2a；ARCHITECTURE one OF or2a ISBEGINc <= a OR b ;END ARCHITECTURE one ;（ 3） 1 位二进制全加器顶层设计描述：LIBRARY IEEE; --1 位二进制全加器顶层设计描述USE IEEE.STD_LOGIC_1164.ALL;ENTITY f_adder ISPORT (ain， bin， cin : IN STD_LOGIC;cout ， sum: OUT STD_LOGIC );END ENTITY f_adder;ARCHITECTURE fd1 OF f_adder ISCOMPONENT h_adder--调用半加器声明语句PORT ( a， b :IN STD_LOGIC;co， so :OUT STD_LOGIC);END COMPONENT ；COMPONENT or2aPORT (a， b : IN STD_LOGIC;c : OUT STD_LOGIC);END COMPONENT；SIGNAL d， e，f : STD_LOGIC; --定义 3 个信号作为内部的连接线。
EDA实验报告 触发器及应用及移位寄存器
EDA 实验报告实验目的：1.触发器的工作原理。
2.基本时序电路的VHDL 代码编写。
3.按键消抖电路应用。
4.定制LPM 原件。
5.VHDL 语言中元件例化的使用。
6.移位寄存器的工作原理及应用。
实验要求：1.运用LPM 原件定制DFF 触发器，并调用LPM 定制的DFF 触发器，用VHDL 语言的元件例化实现消抖电路并了解其工作原理。
2. 移位寄存器是用来寄存二进制数字信息且能进行信息移位的时序逻辑电路。
根据移位寄存器存取信息的方式不同可分为串入串出、串入并出、并入串出、并入并出4种形式，并通过数码管显示出来。
实验原理：1.消抖电路由于一般的脉冲按键与电平按键采用机械开关结构，其核心部件为弹性金属簧片。
按键信号在开关拨片与触点接触后经多次弹跳才会稳定。
本实验采用消抖电路消除抖动以获得一个稳定的电平信号。
2.移位寄存器移位寄存器具有左移、右移、并行输入数据、保持及异步清零5种功能。
其中A 、B 、C 、D 为并行输入端，A Q 、B Q 、C Q 、D Q 为并行输出端；SRSI 为右移串行输入端，SLSI 为左移串行输入端；S1、S0为模式控制端；CLRN 为异步清零端；CLK 为时钟脉冲输入端。
实验具体步骤：1.消抖电路(1).用lpm 定制DFF<1>.设置lpm_ff 选择Installed Plug-Ins →Storage →lpm_ff 项；<2>.设置输入data 为1位，clock 为时钟信号，类型为D 型；<3>.添加异步清零和异步置1；其VHDL 语言为：LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY lpm;USE lpm.all;ENTITY mydff ISPORT(clock : IN STD_LOGIC ;data : IN STD_LOGIC ;q : OUT STD_LOGIC);END mydff;ARCHITECTURE SYN OF mydff ISSIGNAL sub_wire0 : STD_LOGIC_VECTOR (0 DOWNTO 0);SIGNAL sub_wire1 : STD_LOGIC ;SIGNAL sub_wire2 : STD_LOGIC ;SIGNAL sub_wire3 : STD_LOGIC_VECTOR (0 DOWNTO 0);COMPONENT lpm_ffGENERIC (lpm_fftype : STRING;lpm_type : STRING;lpm_width : NA TURAL);PORT (clock : IN STD_LOGIC ;q : OUT STD_LOGIC_VECTOR (0 DOWNTO 0);data : IN STD_LOGIC_VECTOR (0 DOWNTO 0) );END COMPONENT;BEGINsub_wire1 <= sub_wire0(0);q <= sub_wire1;sub_wire2 <= data;sub_wire3(0) <= sub_wire2;lpm_ff_component : lpm_ffGENERIC MAP (lpm_fftype => "DFF",lpm_type => "LPM_FF",lpm_width => 1)PORT MAP (clock => clock,data => sub_wire3,q => sub_wire0);END SYN;(2).VHDL结构式描述顶层--Top level entity xiaodoulibrary ieee;use ieee.std_logic_1164.all;entity xiaodou isport( d_in,clk:in std_logic;clk_out:out std_logic);end xiaodou;architecture xiaodou_arch of xiaodou is component mydff is --元件例化PORT(clock : IN STD_LOGIC ;data : IN STD_LOGIC ;q : OUT STD_LOGIC);END component;signal x,y:std_logic;begindff1:mydff port map(clock=>clk,data=>d_in,q=>x); dff2:mydff port map(clk,x,y);clk_out<=x and (not y);end xiaodou_arch;(3).功能仿真波形：2.移位寄存器(1).74194功能验证电路(2).74194功能仿真结果仿真分析：clrn=1，clk上升时，s为11，移位寄存器并行置数，此时abcd=1010，q_abcd=1010；clrn=0，移位寄存器进行清零，此时有q_abcd=0000；clrn=1，clk上升时，s为01，sl_sr为01，移位寄存器串行右移补1，输出q_abcd=1000；clrn=1，clk上升时，s为01，sl_sr为10，移位寄存器串行右移补0，输出q_abcd=0100；clrn=1，clk上升时，s为10，sl_sr为10，移位寄存器串行左移补1，输出q_abcd=1001；clrn=1，clk上升时，s为10，sl_sr为01，移位寄存器串行左移补0，输出q_abcd=0010。
实验三触发器,移位寄存器实验
实验三触发器、移位寄存器实验一、实验目的1、掌握基本SR触发器、D触发器、JK触发器的工作原理。
2、学会正确使用SR触发器、D触发器、JK触发器。
3、熟悉移位寄存器的电路结构及工作原理。
4、掌握中规模集成移位寄存器74LS194的逻辑功能及使用方法。
二、实验所用器件和仪表1、四2输入与非门74LS00 1片2、双D触发器74LS74 2片3、双JK触发器74LS73 1片4、四位双向通用移位寄存器74LS194 2片5、万用表6、示波器7、实验箱三、实验内容1、设计基本SR触发器并验证其功能。
2、验证D触发器功能。
3、验证JK触发器功能。
4、使用74LS74双D触发器构成右移寄存器，测试工作情况。
5、使用74LS74双D触发器构成循环右移寄存器，测试工作情况。
6、验证双向移位寄存器74LS194的逻辑功能。
7、使用两片74LS194构成串/并行转换器。
四、实验接线图和测试步骤根据触发器的定义，Q和Q应互补，因此R = 0，S = 0是非法状态。
SR触发器真值表如下：注：PR=S D，CLR=R D上图是测试D触发器的接线图，K1、K2、K3是电平开关输出，LED0、LED1是电平指示灯，AK1宽单脉冲，1MHz、10MHz是时钟脉冲。
左图为单次脉冲的测试，右图为连续脉冲的测试。
测试步骤如下：（1）CLR = 0，PR = 1，测得Q = ，Q = 。
（2）CLR = 1，PR = 1，测得Q = ，Q = 。
（3）CLR = 1，PR = 0，测得Q = ，Q = 。
（4）CLR = 1，PR = 1，测得Q = ，Q = 。
（5）CLR = 1，PR = 1，D = 1，CK接宽单脉冲，按按钮，测得Q = ，Q = 。
（6）CLR = 1，PR = 1，D = 0，CK接宽单脉冲，按按钮，测得Q = ，Q = 。
（7）CLR = 1，PR = 1，D接1MHz脉冲，CK接10MHz，在示波器上同时观测Q、CK 的波形，观测到Q的波形只在CK上升沿才发生变化。
触发器实验报告
触发器实验报告一、实验目的本次实验的主要目的是深入理解触发器的工作原理和功能，通过实际操作和观察，掌握触发器在数字电路中的应用，以及其对信号的存储和转换作用。
二、实验原理触发器是一种具有记忆功能的基本逻辑单元，能够在时钟脉冲的作用下存储二进制数据。
常见的触发器类型包括 D 触发器、JK 触发器和SR 触发器等。
D 触发器在时钟脉冲的上升沿（或下降沿）将输入的数据传送到输出端。
JK 触发器则根据输入的J、K 信号和时钟脉冲来改变输出状态。
SR 触发器则由置位（S）和复位（R）信号控制输出。
三、实验设备与材料1、数字电路实验箱2、示波器3、集成电路芯片（如 74LS74、74LS112 等）4、导线若干四、实验步骤1、 D 触发器实验将 74LS74 芯片插入实验箱的插槽中。
按照芯片引脚图连接电路，将 D 输入端连接到逻辑电平开关，时钟输入端连接到脉冲信号源，输出端 Q 和 Q'连接到发光二极管。
改变D 输入端的电平，观察在时钟脉冲作用下输出端的状态变化。
2、 JK 触发器实验插入 74LS112 芯片。
连接电路，将 J、K 输入端连接到逻辑电平开关，时钟输入端连接到脉冲信号源，输出端连接到发光二极管。
改变 J、K 输入端的电平组合，观察在时钟脉冲作用下输出端的状态变化。
3、 SR 触发器实验选取合适的 SR 触发器芯片，如 74LS279。
按照引脚图连接电路，将 S、R 输入端连接到逻辑电平开关，输出端连接到发光二极管。
改变 S、R 输入端的电平，观察输出端的状态变化。
五、实验结果与分析1、 D 触发器当 D 输入端为高电平时，在时钟脉冲的上升沿，输出端 Q 变为高电平，Q'变为低电平；当D 输入端为低电平时，在时钟脉冲的上升沿，输出端 Q 变为低电平，Q'变为高电平。
这表明 D 触发器能够在时钟脉冲的控制下，将输入的数据准确地传输到输出端。
2、 JK 触发器当 J=1，K=0 时，在时钟脉冲的作用下，输出端 Q 置位为高电平；当 J=0，K=1 时，输出端 Q 复位为低电平；当 J=K=0 时，输出端保持原状态不变；当 J=K=1 时，输出端在时钟脉冲作用下翻转。
实验报告 计组
299-B
S1
S0
M
功能
0
0
0
任意
保持
0
1
0
0
循环右移
0
1
0
1
带进位循环右移
0
0
1
0
循环左移
0
0
1
1
带进位循环左移
任意
1
1
任意
装数
说明:令CBA=011时表中299-B=0。
三、实验内容及结果分析
(一)移位寄存器置数
首先置CBA=000，然后按下面所列流程图操作：
注:【单步】键的功能是启动时序电路产生T1~T4四拍单周期脉冲
F=(FF)
1 1 0 1
F=(4C)
F=(4D)
F=(7D)
1 1 1 0
F=(E2)
F=(E3)
F=(E7)
1 1 1 1
F=(64)
F=(65)
F=(65)
结果分析：在给定DR1和DR2的情况下，通过二进制控制单元中S0、S1、S2、S3来改变运算器的功能，从而得出了当M=1、M=0时F的值。
结果分析：当M、S0、S1、S2、S3为11111时，控制LDDR1的181将R1的内容传至数据总线，显示为：65。当M、S0、S1、S2、S3为10101时，控制LDDR2的181将R1的内容传至数据总线，显示为：A7。
⑶逻辑或非运算
逻辑或非运算的方法是置CBA=010，M、S0、S1、S2、S3状态为11000，按【单步】键，此时数据总线单元应显示00011000（18H）。
(三)逻辑运算实验
⑴写操作（置数操作）
拨动二进制数据开关向DR1和DR2寄存器置数，具体操作步骤如下：
触发器、锁存器和寄存器实验
一、实验目的
掌握 J-K 触发器、D 锁存器和寄存器功能
二、实验项目内容
用 74LS112 芯片完成 J-K 触发器功能测试； 用 74LS75 芯片 D 锁存器功能测试 用 74LS194 芯片完成移位寄存器测试
三、实验过程
1．集成 JK 触发器功能测试
图 1-5-1 JK 触发器功能测试 （1）从 74LS112 中任选一个 JK 触发器进行实验。按图 1-5-1 接线，数据输入端
1
1
熟悉各引脚的功能，按图 1-6-2 完成芯片的接线，根据功能表完成实验，自行制 表记录实验结果。
图 1-6-2 74LS194 功能验证
四、实验结果及分析
1．集成 JK 触发器功能测试 实验结果： 表 1-5-1 JK 触发器特性表
SD
0 l 1 1
RD l 0 1 1
CLK X X ↓ ↓
J X X 0 0
0 1 1 1 0 0 1 0
SD、RD 同时输入高电平时，时钟信号为下边缘触发有如下几种情况： （1）J、K 同时输入低电平，电路工作状态不变 （2）J 输入高电平，K 输入低电平，电路处于置 1 状态 （3）J 输入低电平，K 输入高电平，电路处于置 0 状态 （4）J、K 同时输入高电平，电路工作状态会发生翻转 上述结果与理论错误！未找到引用源。=错误！未找到引用源。错误！未找到引用 源。相符合，验证了 J-K 触发器的功能。 2．四位 D 锁存器功能测试 实验结果： EN 1 1 1 0 0 0 0 1D 0 0 1 1 1 0 1 2D 0 1 0 0 1 1 1 3D 1 1 0 1 0 0 1 4D 1 0 1 0 0 1 1 1Q 0 0 1 1 1 1 1 2Q 0 1 0 0 0 0 0 3Q 1 1 0 0 0 0 0 4Q 1 0 1 1 1 1 1 保持 上种 状态 状态 并行 输出
数字电子技术实验教案
湖南工学院教案用纸p.1 实验1 基本门电路逻辑功能测试(验证性实验)一、实验目的1.熟悉基本门电路图形符号与功能；2.掌握门电路的使用与功能测试方法；3.熟悉实验室数字电路实验设备的结构、功能与使用。
二、实验设备与器材双列直插集成电路插座，逻辑电平开关，LED发光显示器，74LS00，74LS20，74LS86，导线三、实验电路与说明门电路是最简单、最基本的数字集成电路，也是构成任何复杂组合电路和时序电路的基本单元。
常见基本集门电路包括与门、或门、与非门、非门、异或门、同或门等，它们相应的图形符号与逻辑功能参见教材P.176, Fig.6.1。
根据器件工艺，基本门电路有TTL门电路和CMOS门电路之分。
TTL门电路工作速度快，不易损坏，CMOS门电路输出幅度大，集成度高，抗干扰能力强。
1. 74LS00—四2输入与非门功能与引脚：2. 74LS20—双4输入与非门功能与引脚：3. 74LS86—四2输入异或门功能与引脚：四、实验内容与步骤1. 74LS00功能测试：①74LS00插入IC插座；②输入接逻辑电平开关；③输出接LED显示器；④接电源；⑤拔动开关进行测试，结果记入自拟表格。
2. 74LS20功能测试：实验过程与74LS00功能测试类似。
3. 74LS86功能测试：实验过程与74LS00功能测试类似。
4. 用74LS00构成半加器并测试其功能：①根据半加器功能：S A B=，用74LS00设计一个半加器电路；=⊕，C AB②根据所设计电路进行实验接线；③电路输入接逻辑电平开关，输出接LED显示器；④通电源测试半加器功能，结果记入自拟表格。
5. 用74LS86和74LS00构成半加器并测试其功能：实验过程与以上半加器功能测试类似。
五、实验报告要求1. 内容必须包括实验名称、目的要求、实验电路及设计步骤、实验结果记录与分析、实验总结与体会等。
2.在报告中回答以下思考题：①如何判断逻辑门电路功能是否正常？②如何处理与非门的多余输入端？湖南工学院教案用纸p.2实验2 组合逻辑电路的设计与调试(设计性综合实验)一、实验目的1.熟悉编码器、译码器、数据选择器等MSI的功能与使用；2.进一步掌握组合电路的设计与测试方法；3.学会用MSI实现简单逻辑函数。
数电实验之移位寄存器
数电实验之移位寄存器移位寄存器一实验目的1．学习用D触发器构成移位寄存器（环行计数器）2．掌握中规模集成电路双向移位寄存器逻辑功能及使用方法二实验原理1、用4个D触发器组成4位移位寄存器，将每位即各D触发器的输出Q1、Q2、Q3、Q4分别接到四个0—1指示器（LED）将最后一位输出Q4反馈接到第一位D触发器的输入端，则构成一简单的四位移位环行计数器。
2、移位寄存器具有移位功能，是指寄存器中所存的代码能够在时钟脉冲的作用下依次左移或右移。
对于即能左移又能右移的寄存器称为双向移位寄存器。
只需要改变左移、右移的控制信号便可实现双向移位的要求。
根据移位寄存器存取信息的方式不同分为：串入串出、串入并出、并入串出、并入并出四种形式。
本实验选用的4位双向移位寄存器，型号为74LS194A（或CD40194），两者功能相同，其引脚分布图如下图18.1所示：其中A、B、C、D为并行输入端，A为高位依次排列；QA、QB、QC、QD为并行输出端；SR为右移串行输入端；SL为左移串行输入端；S1、S0为操作模式控制端；CLR为异步清零端；低电平有效；CLK为CP时钟脉冲输入端。
74LS194A有5种工作模式：并行输入，右移（QD→QA），左移（QD←QA），保持和清零。
74LS194功能表如表18.1所示：表18.1三实验器件数字实验箱集成电路芯片：74LS74×2 （CD4013×2）；74LS75 ；74LS76 ；74LS194A（CD40194）。
图18.1四实验内容1.用74LS74组成移位寄存器，使第一个输出端点亮LED并使其右移循环。
顺序是FF1、FF2、FF3、FF4。
A) 1. 用两个74LS74按图18.2连接：图18.21. CP时钟输入先不接到电路中（单步脉冲源或连续脉冲源）；1. 连接线路完毕，检查无误后加+5V电源；2. 观察4个输出端的LED应该是不亮的，如果有亮的话，应按清零端的逻辑开关，（给出一个低电平信号清零后，再将开关置于高电平）即将4个D触发器输出端的LED清零。
数字电路实验报告-移位寄存器及其应用
电学实验报告模板实验原理移位寄存器是逻辑电路中的一种重要逻辑部件，它能存储数据，还可以用来实现数据的串行-并行转换、数据的运算和处理。
1.寄存器（1）D触发器图1 D触发器图1所示D触发器。
每来一个CLK脉冲，触发器都在该CLK脉冲的上升沿时刻，接收输入数据D,使之作为触发器的新状态。
D触发器的特性方程为（2）用D触发器构成并行寄存器图2 用D触发器构成并行寄存器图2所示为用D触发器构成四位并行寄存器。
为异步清零控制端，高电平有效。
当时，各触发器输出端Q的状态，取决于CLK上升沿时刻的D端状态。
2.移位寄存器（1）用D触发器构成移位寄存器图3 用D触发器构成4位串行移位寄存器图3所示为用D触发器构成的4位串行移位寄存器。
其中左边第一个触发器的输入端接收输入数据,其余的每一个触发器的输入端均与左边相邻的触发器的Q端连接。
当时钟信号CLK的上升沿时刻，各触发器同时接收输入数据。
四位寄存器的所存数据右移一位。
（2）双向移位寄存器74LS194图4 双向移位寄存器74LS194逻辑框图图4 所示为集成电路芯片双向移位寄存器74LS194逻辑框图。
为便于扩展逻辑功能，在基本移位寄存器的基础上增加了左右移控制、并行输入、保持和异步清零等功能。
74LS194的逻辑功能如表1所列。
表13.用移位寄存器构成计数器（1）环形计数器图5 环形计数器如果将移位寄存器的串行移位输出端接回到串行移位输入端，如图5所示。
那么，在时钟CLK的作用下，寄存器里的数据将不断循环右移。
例如，电路的初始状态为，则电路的状态转换图如图6所示。
可以认为，这是一个模4计数器。
图6 环形计数器状态转换图实验内容及步骤1. 用两片74LS74构成四位移位寄存器（1）74LS74引脚图图10 74LS74引脚图（2）用74LS74构成四位移位寄存器图11 用74LS74构成四位移位寄存器实验电路按照图11连接电路。
首先设置，使寄存器清零。
然后，设置，在CLK输入端输入单次脉冲信号当作时钟信号，通过输出端的发光二极管观察的状态，判断移位的效果。
数电实验三——精选推荐
数电实验三东南大学电工电子实验中心实验报告课程名称：计算机逻辑结构及设计第三次实验实验名称：时序逻辑电路院（系）：吴健雄学院专业：姓名：学号：实验室: 实验组别：同组人员：实验时间：年月日评定成绩：审阅教师：一、实验目的1.2.3.4.5.6. 掌握时序逻辑电路的一般设计过程掌握时序逻辑电路的时延分析方法，了解时序电路对时钟信号相关参数的基本要求掌握时序逻辑电路的基本调试方法熟练使用示波器和逻辑分析仪观察波形图掌握ISE软件的使用方法掌握VHDL语言二、实验原理数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。
组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。
而时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。
常用时序逻辑器件：1. D触发器D触发器有六个端口，CP接时钟周期信号，D为信号输入端。
Q 和~Q为信号输出端，~S和~R为使能控制端。
在两个使能控制端都输入1时触发器锁存D，~R为0，~S为1时输出Q为1，反之输出Q 为0.不允许两个使能端同时为0，会造成不稳定的未知状态。
D触发器是时序逻辑电路的基本器件，主要作用是在时钟信号上升沿将D的信号输出。
2. MSI计数器计数器74161为模16计数器，其中包含两个使能端ENP和ENT，一个同步置数端~L,置数输入端D0~3，异步清零端~CLR，输出端Q0~3以及进位信号CO。
计数器在时钟的上升沿输出加1.除了74161外，还有74160、74163、74193、74197、74192等等，不同的MSI计数器有不同的特殊功能，但本质都类似，只是遵循不同的码制，清零置数方式以及增减模式而已。
计数器常用来制作分频器。
3. 移位寄存器移位寄存器74194包括工作模式控制端S1S0，置数输入端D0~3，输出端Q0~3以及串行输入端。
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实验三触发器、移位寄存器实验
一、实验目的
1、掌握基本SR触发器、D触发器、JK触发器的工作原理。
2、学会正确使用SR触发器、D触发器、JK触发器。
3、熟悉移位寄存器的电路结构及工作原理。
4、掌握中规模集成移位寄存器74LS194的逻辑功能及使用方法。
二、实验所用器件和仪表
1、四2输入与非门74LS00 1片
2、双D触发器74LS74 2片
3、双JK触发器74LS73 1片
4、四位双向通用移位寄存器74LS194 2片
5、万用表
6、示波器
7、实验箱
三、实验内容
1、设计基本SR触发器并验证其功能。
2、验证D触发器功能。
3、验证JK触发器功能。
4、使用74LS74双D触发器构成右移寄存器，测试工作情况。
5、使用74LS74双D触发器构成循环右移寄存器，测试工作情况。
6、验证双向移位寄存器74LS194的逻辑功能。
7、使用两片74LS194构成串/并行转换器。
四、实验接线图和测试步骤
根据触发器的定义，Q和Q应互补，因此R = 0，S = 0是非法状态。
SR触发器真值表如下：
注：PR=S D，CLR=R D
上图是测试D触发器的接线图，K1、K2、K3是电平开关输出，LED0、LED1是电平指示灯，AK1宽单脉冲，1MHz、10MHz是时钟脉冲。
左图为单次脉冲的测试，右图为连续脉冲的测试。
测试步骤如下：
（1）CLR = 0，PR = 1，测得Q = ，Q = 。
（2）CLR = 1，PR = 1，测得Q = ，Q = 。
（3）CLR = 1，PR = 0，测得Q = ，Q = 。
（4）CLR = 1，PR = 1，测得Q = ，Q = 。
（5）CLR = 1，PR = 1，D = 1，CK接宽单脉冲，按按钮，测得Q = ，Q = 。
（6）CLR = 1，PR = 1，D = 0，CK接宽单脉冲，按按钮，测得Q = ，Q = 。
（7）CLR = 1，PR = 1，D接1MHz脉冲，CK接10MHz，在示波器上同时观测Q、CK 的波形，观测到Q的波形只在CK上升沿才发生变化。
上图是测试JK触发器的接线图。
K2、K3、K4是电平开关输出，LED0、LED1是电平
指示灯，AK1是宽单脉冲。
74LS73引脚4接+5V，引脚11接地。
74LS73只有复位端CLR。
（1）CLR = 0，测得Q = 1，Q = 0。
（2）CLR = 1，J = 0，K = 0，按宽单脉冲按钮AK1，测得Q = ，Q = 。
（3）CLR = 1，J = 1，L = 0，按宽单脉冲按钮AK1，测得Q = ，Q = 。
（4）CLR = 1，J = 0，K = 0，按宽单脉冲按钮AK1，测得Q = ，Q = 。
（5）CLR = 1，J = 0，K = 1，按宽单脉冲按钮AK1，测得Q = ，Q = 。
（6）CLR = 1，J = 0，K = 0，按宽单脉冲按钮AK1，测得Q = ，Q = 。
（7）CLR = 1，J = 1，K = 1，按宽单脉冲按钮AK1，测得Q = ，Q = ；再按宽单脉冲按钮AK1，测得Q = ，Q = 。
4、实验内容4和5的接线图
3
5、实验内容6的接线图
左串出右串出。