译码器设计组合逻辑电路案例分析
74LS153译码器组合逻辑电路设计案例分析
74LS153译码器组合逻辑电路设计案例分析1、逻辑电路：D3、D2、D1、D0为数据输入端，A1、A0为地址信号输入端，Y 为数据输出端，ST 为使能端，又称选通端，输入低电平有效。
下图7.10为74LS153 管脚排列示意图。
该芯片中存在两个4选1数据选择器。
2Y92C0102C1112C2122C313A 14B 2~1G 11Y71C061C151C241C33~2G15图7.10 74LS153 管脚排列表7.5为74LS153的功能表。
当使能端G 有效时，输出等于地址信号A 、B 所选择的数据信号。
可得输出函数表达式为：3322110C m C m C m C m Y o +++=。
对于一个n 选1的数据选择器，其输出函数为：n n o C m C m Y ++=...0 二、用数据选择器实现组合逻辑函数实现原理：数据选择器是一个逻辑函数的最小项输出：∑-===++=1200...n i ii n n o c m C m C m Y 而任何一个n 位变量的逻辑函数都可变换为最小项之和的标准式。
对照函数表达式和相应的数据选择器输出函数表达式，可以实现用数据选择器来表示逻辑函数。
实现步骤：(1)根据函数变量选择合适的数据选择器，一般变量个数n 个，选择2n 选1的数据选择器。
(2)将被表示的函数转换成标准与或表达式。
(3)写出选择的数据选择器的输出函数。
(4)对比两函数，使数据选择器的地址端和函数变量一一对应（高位对高位），表达式中出现的最小项相应的输入数据C 为1，否则为0。
(5)画逻辑电路图。
例:用数据选择器和门电路实现AC AB Y +=的组合逻辑电路。
(1) 选择数据选择器：选8选1数据选择器74LS151。
(2) 标准与或表达式756m m m ABC C B A C AB AC AB Y '+'+'=++=+=' (3)写出数据选择器输出函数776655443322110C m C m C m C m C m C m C m C m Y o +++++++=(4)对照上述两表达式，令A=A2，B=A1，C=A0，则n n m m '=，所以，C 0=C 1=C 2=C 3=C 4=0；C 5=C 6=C 7=1。
实验4组合逻辑电路设计(编码器和译码器)
实验四组合逻辑电路设计（编码器和译码器）一、【实验目的】1、验证编码器、译码器的逻辑功能。
2、熟悉常用编码器、译码器的逻辑功能。
二、【实验原理】1.编码器编码器是组合电路的一部分，就是实现编码操作的电路，编码实际上是和译码相反的过程。
按照被编码信号的不同特点和要求，编码也分成三类：（1）二进制编码器：如用门电路构成的4-2线，8-3线编码器等。
（2）二—十进制编码器：将十进制0~9编程BCD码，如10线十进制-4线BCD码编码器74LS147等。
（3）优先编码器：如8-3线优先编码器74LS148等。
2.译码器译码器是组合电路的一部分。
所谓译码，就是把代码的特定含义“翻译”出来的过程，而实现译码操作的电路称为译码器。
译码器分成三类：（1）二进制译码器：如中规模2-4线译码器74LS139，3-8线译码器74LS138等。
（2）二—十进制译码器：实现各种代码之间的转换，如BCD码——十进制译码器74LS145等。
（3）显示译码器：用来驱动各种数字显示器，如共阴数码管译码器驱动74LS48，共阳数码管译码驱动74LS47等。
三、【实验内容与步骤】1.编码器实验将10—4线（十进制—BCD码）编码器74LS147集成片插入IC空插座中，管脚排列如下图4-1所示。
按下图4-2接线，其中输入端1~9通过开关接高低电平（开关开为“1”、开关关为“0”），输出QD、QC、QB、QA接LED发光二极管。
接通电源，按表输入各逻辑电平，观察输出结果并填入表4-1中。
图4-1 74LS147集成芯片管脚分布图图4-1 10—4线（十进制—BCD码）编码器接线图表4-1十进制—BCD码编码器功能表输入输出1 2 3 4 5 6 7 8 9 QD QC QB QA 1 1 1 1 1 1 1 1 1 1 1 1 1 ××××××××0×××××××0 1××××××0 1 1×××××0 1 1 1××××0 1 1 1 1×××0 1 1 1 1 1××0 1 1 1 1 1 1×0 1 1 1 1 1 1 10 1 1 1 1 1 1 1 1注：表中×为状态随意。
译码器应用—实现组合电路
Ci m3 m5 m6 m7 Y3 Y5 Y6 Y7
(5)画连线图
Si
Ci
&
&
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 STA 1
CT74LS138
STB
A0 A1 A2
STC
Ci-1 Bi AiFra bibliotekEXIT
【例6-22】 试用3线-8线译码器74LS138和门电路实现下列多 输出逻辑函数：
Y
&
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 STA 1
74LS138 A0 A1 A2
STB STC
C BA
EXIT
[例] 试用译码器实现全加器。
解：(1)分析设计要求，列出真值表
设被加数为 Ai ，加数为 Bi ，低位进位数为 Ci-1 。 输出本位和为 Si ，向高位的进位数为 Ci 。
(3)根据译码器的输出有效电平确定需用的门电路
EXIT
74LS138 输出低电平有效， Yi mi ，i = 0 ~ 7 因此，将 Y 函数式变换为 Y m1 m3 m5 m6 m7
Y1 Y3 Y5 Y6 Y7
采用 5 输入与非门，其输入取自 Y1、Y3、Y5、Y6 和 Y7 。
(4)画连线图
列出全加器的真值表如下： (2)根据真值表写函数式 输 入 输出
Ai Bi Ci-1 Si Ci 00000 00110 01010
Si m1 m2 m4 m7 Ci m3 m5 m6 m7 (3)选择译码器
0 1 1 0 1 选用 3 线 – 8 线译码器
1 1 1
0 0 1
0 1 0
1 0 0
0 1 1
CT74LS138。并令 A2 = Ai，A1 = Bi，A0 = Ci-1。
用译码器实现组合逻辑电路
1、 译码器的工作条件：第六脚接高电压，第四五脚接低电2、译码器实现函数所用门电路的特点：A VC CB Y0CY1Y2Y3□1Y4Y7 Y5 □ND 丫6压。
CC2D2C NC四7420 三、 实验仪器及器材：集成块：74LS138 74LS42 74LS20 74LS08 四、 实验内容与步骤：（要求写出各电路的设计步骤，并画出实验电 路图。
）1、设计一个三变量，判断奇数个“ 1”的电路（要求用译码器和 与非门实现）。
真值表解：设输入为 A B 、C,输出为Y ,奇数个“ 1” 是丫为1,偶数个为0。
Y 二 ABC ABC ABC ABC丫八 m(1,2,4,7)实验四用译码器实现组合逻辑电路一、实验目的：学会用译码器实现组合逻辑电路 二、实验原理：用译码器加上门电路的方法，来实现较复杂的组合逻辑电路，简 单方便。
本实验主要使用的译码器是74LS138。
对门电路的选择以与 非门居多。
72LS138译码器的功能特点：将三位二进制数译码位十进制数74138is 15D14 12 10瞬 PT■ I M. I « …2、某工厂有A 、B 、C 三台设备，A 、B 的功率均为10W , C 的 功率为20W ，这些设备由和两台发电机供电，两台发电机的最大输 出功率分别为10W 和30W ，要求设计一个逻辑电路以最节约能源的 方式启、停发电机，来控制三台设备的运转、停止（要求用译码器和解：设10w 功率的发电机为M,30w 功率的发电机为N;M = ABC ABC ABC M = x m(2,4,7)N = ABC ABC ABC ABC ABCN 八 m(1,3,5,6,7)S = ABC ABC ABC ABCS 八 m(1,2,4,7)D = ABC ABC ABC ABC D 八 m(3,5,6,7)AB CM N 0 0 0 0 0 0 0 1 0 1 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 111 01-1— -1— -1— -1— -1—与非门、与门实现）真值表曰n 旧PDT7+LE ：1^<TE<P-3、设计一个全加器（要求用译码器和与非门实现） 解：设加数为A,被加数为B ,地位进为C,和为S ,高位进为D;五、实验体会：通过与“实验三”实现组合逻辑电路的方法的比较, 写出使用自己的体会。
用译码器设计组合逻辑电路例题
用译码器设计组合逻辑电路例题一、用3线—8线译码器74HC138W门电路实现逻辑函数Y A/B/C/ A/ BC/ ABC。
(要求写出过程，画出连接图)(本题10分)解：(1) 74HC138勺输出表达式为：(2分) Y i/ m：(i 0~7)(2) 将要求的逻辑函数写成最小项表达式：(2分)Y A/B/C/ A/BC/ ABC m0 m2 m7 (m0m1/m7)/(3) 将逻辑函数与74HC138的输出表达式进行比较：设A= A2、B= A1、C= A0,得：Y (m0m1/m7)/ (丫0/丫2/丫7/)/(2分)(4) 可用一片74HC138H加一个与非门就可实现函数。
其逻辑图如下图所示。
(4分)t丫。
Y1 Y2 Y3 Y4 Y5 Y a Y7 74HC138A〉A〔A。
Sg S3r ~0ABC +5V d.三、公司A 、8 C 三个股东，分别占有50% 30咧日20%勺股份，试用一片3线-8 线译码器74HC138^若干门电路设计一个三输入三输出的多数表决器， 用丁开会 时按股份大小记分输出通过、平■局和否决三种表决结果。
通过、平■局和否决，分 别用X 、Y 、Z 表示（股东赞成和输出结果均用1表示）。
（12分）（3）画连线图（4分）令 74HC138的地址码 A 2 A,A 1 B,A 0 CX AB /C ABC / ABC 74HC138 A- A* S 〔 Sg S3 == | 二 午 ABC +5Vm 5 m 6 m 7 （m 5m ；m 7）,Y A /BC AB /C / ABC m 3 mu/ / / \ / （m 3m 4） Z A /B /C / A /B /C A /BC / m 0 m 1 m 2 （m 0m ；m ；）/解：（2）歹0写表达式（4四、某学校学生参加三门课程A、B、C的考试，根据课程学时不同，三门课程考试及格分别可得2、4、5分，不及格均为0分，若总得分大丁等丁7分，便可结业。
38译码器实现组合逻辑电路
院系电子信息工程学院班级姓名学号实验名称38译码器实现组合逻辑电路实验日期一、实验目的1．掌握常用集成组合电路的应用；2．掌握译码器的工作原理和特点；3．熟悉集成门电路、译码器的逻辑功能和管脚排列。
二、实验器件1．数字电路实验箱2．集成电路：74LS00、74LS138三、实验原理译码器所谓译码，就是把代码的特定含义“翻译”出来的过程，而实现译码操作的电路称为译码器。
译码器可分为三类：变量译码器、码制变换译码器和显示译码器。
变量译码器又称二进制译码器，用以表示输入变量的状态。
对应于输入的每一组二进制代码，译码器都有确定的一条输出线有信号输出。
若有n个输入变量，则有2n个不同的组合状态，就有2n个输出端。
而每一个输出所代表的函数对应于n 个输入变量的最小项。
74LS138为3/8译码器，管脚图如图所示：其中：A2、A1、A0为地址输入端Y0－Y7 为输出端，低电平有效STA、STB、STC 为选通端74LS138功能表如表3-2所示，当STA=1，STB+STC=0时，执行正常的译码操作，地址码所指定的输出端有信号输出（低电平0），其它所有输出端均无信号输出（全为1）。
当STA=0，STB+STC=1，或STA=，STB+STC=1时，译码器被禁止，所以输出同时为1。
指导教师签名院系电子信息工程学院班级姓名学号实验名称38译码器实现组合逻辑电路实验日期三、设计电路，实现四、（1）逻辑电路图（2）原理图指导教师签名院系电子信息工程学院班级姓名学号实验名称38译码器实现组合逻辑电路实验日期（3）实物连接图五、电路功能验证ABC为0，Y为1 A为1，BC为0，Y为0 AB为0，B为1，Y为0指导教师签名院系电子信息工程学院班级姓名学号实验名称38译码器实现组合逻辑电路实验日期AB为0，C为1，Y为0 A为0，BC为1，Y为0 ABC为1，B为1AB为1，C为0，Y为1 AC为1，B为0，Y为0指导教师签名。
(完整版)第五章组合逻辑电路典型例题分析
第五章 组合逻辑电路典型例题分析第一部分：例题剖析例1．求以下电路的输出表达式：解：例2．由3线－8线译码器Ｔ4138构成的电路如图所示，请写出输出函数式．解：Y = AC BC ABC= AC +BC + ABC = C(AB) +CAB = C (AB) T4138的功能表&&Y 0 Y 1 Y 2 Y 3 Y 4 Y 5 Y 6 Y 7“1”T4138A B CA 2A 1A 0YaYbS 1 S 2 S 30 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1S 1S 2S 31 0 01 0 01 0 01 0 01 0 01 0 01 0 01 0 0A 2A 1A 0Y 0Y 1Y 2Y 3Y 4Y 5Y 6Y 70 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0例3．分析如图电路，写出输出函数Ｚ的表达式。
CC4512为八选一数据选择器。
解：例4．某组合逻辑电路的真值表如下，试用最少数目的反相器和与非门实现电路。
（表中未出现的输入变量状态组合可作为约束项）CC4512的功能表A ⨯DIS INH 2A 1A 0Y1 ⨯0 10 00 00 00 00 00 00 00 0⨯⨯⨯⨯⨯0 0 00 0 10 1 00 1 11 0 0 1 0 11 1 01 1 1高阻态 0D 0D 1D 2D 3D 4D 5D 6D 7ZCC4512A 0A 1A 2D 0 D 1 D 2 D 3 D 4 D 5 D 6 D 7DIS INHD1DA B C D Y 0 0 0 0 10 0 0 1 00 0 1 0 10 0 1 1 00 1 0 0 0CD AB 00 01 11 1000 1 0 0 101 0 1 0 1 11 ××××10 0 1 ××AB第一步画卡诺图第三步画逻辑电路图例5．写出下面组合电路的输出表达式,分析逻辑功能。
数电实验报告实验二利用MSI设计组合逻辑电路
数电实验报告实验二利用MSI设计组合逻辑电路：学号：班级：院系：指导老师：2016年目录实验目的： (2)实验器件与仪器： (2)实验原理： (3)实验内容： (5)实验过程： (6)实验总结： (10)实验：实验目的：1.熟悉编码器、译码器、数据选择器等组合逻辑功能模块的功能与使用方法。
2.掌握用MSI设计的组合逻辑电路的方法。
实验器件与仪器：1.数字电路实验箱、数字万用表、示波器。
2.虚拟器件：74LS00，74LS197，74LS138，74LS151实验原理：中规模的器件，如译码器、数据选择器等，它们本身是为实现某种逻辑功能而设计的，但由于它们的一些特点，我们也可以用它们来实现任意逻辑函数。
1.用译码器实现组合逻辑电路译码器是将每个输入的二进制代码译成对应的输出高、低电平信号。
如3线-8线译码器。
当附加控制门Gs的输入为高电平（S = 1）的时候，可由逻辑图写出。
从上式可看出。
-同时又是S2、S1、S0这三个变量的全部最小项的译码输出。
所以这种译码器也叫最小项译码器。
如果将S2、S1、S0当作逻辑函数的输入变量，则可利用附加的门电路将这些最小项适当的组合起来，便可产生任何形式的三变量组合逻辑函数。
2.用逻辑选择器实现组合逻辑电路数据选择器的功能是从一组输入数据中选出某一个信号输出。
或称为多路开关。
如双四选一数据选择器74LS153Y1和Y2为两个独立的输出端，和为附加控制端用于控制电路工作状态和扩展功能。
A1、A0为地址输入端。
D10、D11、D12、D13或D20、D21、D22、D23为数据输入端。
通过选定不同的地址代码即可从4个数据输入端选出要的一个，并送到输出端Y。
输出逻辑式可写成其简化真值表如下表所示。
S1 A1 A0 Y11 X X 00 0 0 D100 0 1 D110 1 0 D120 1 1 D13从上述可知，如果将A1A0作为两个输入变量，同时令D10、D11、D12、D13为第三个输入变量的适当状态（包括原变量、反变量、0和1），就可以在数据选择器的输出端产生任何形式的三变量组合逻辑电路。
译码器设计组合逻辑电路案例分析
译码器设计组合逻辑电路案例分析【信息单】一、编码器在数字系统中，把二进制码按一定的规律编排，使每组代码具有特定的含义，称为编码。
具有编码功能的逻辑电路称为编码器。
编码器是一个多输入多输出的组合逻辑电路。
按照编码方式不同，编码器可分为普通编码器和优先编码器；按照输出代码种类的不同，可分为二进制编码器和非二进制编码器。
1．普通编码器普通编码器分二进制编码器和非二进制编码器。
若输入信号的个数N 与输出变量的位数n 满足N =2n ，此电路称为二进制编码器；若输入信号的个数N 与输出变量的位数n 不满足N =2n ，此电路称为非二进制编码器。
普通编码器任何时刻只能对其中一个输入信息进行编码,即输入的N 个信号是互相排斥的。
若编码器输入为4个信号，输出为两位代码，则称为4线-2线编码器(或4/2线编码器)。
2．优先编码器优先编码器是当多个输入端同时有信号时，电路只对其中优先级别最高的信号进行编码的编码器。
3．集成编码器10线-4线集成优先编码器常见型号为54/74147、54/74LS147，8线-3线常见型号为54/74148、54/74LS148。
4．编码器举例(1)键控8421BCD 码编码器10个按键S 0～S 9代表输入的10个十进制数0～9，输入为低电平有效，即某一按键按下，对应的输入信号为0，输出对应的8421码，输出为4位码，所以有4个输出端A 、B 、C 、D 。
真值表见表7.1，由真值表写出各输出的逻辑表达式为 9898S S S S =+=A76547654S S S S S S S S =+++=B 76327632S S S S S S S S =+++=C 9753197531S S S S S S S S S S =++++=D表7.1键控8421BCD 码编码器真值表(2)二进制编码器用n 位二进制代码对2n 个信号进行编码的电路称为二进制编码器。
3位二进制编码器有 8个输入端3个输出端，所以常称为8线—3线编码器，其功能真值表见表7.2，输入为高电平有效。
74LS153译码器组合逻辑电路设计案例分析
74LS153译码器组合逻辑电路设计案例分析74LS153是一个8-输入、4-输出译码器，常用于数字电路中的多路选择器和标识器等应用。
在设计任何电路之前，首先需要明确设计的功能和要求，并根据要求选择合适的元器件和逻辑门。
在设计74LS153译码器的组合逻辑电路时，需要考虑译码器的输入信号和输出信号之间的关系，以及适当的逻辑门的选择和连接。
设计目标：设计一个将8个输入信号（A0-A2，B0-B2）经过74LS153译码器进行解码，并输出4个选择信号（Y0-Y3）的组合逻辑电路。
设计要求：1.按照以下真值表设置输入信号和输出信号之间的关系：-A0-A2作为译码器的A输入端口-B0-B2作为译码器的B输入端口-输出信号Y0-Y3为译码器的输出端口2.根据译码器的逻辑功能表，确定输入信号和输出信号的关系，设计逻辑门的连接方式，并绘制电路图。
设计步骤：1.根据74LS153译码器的真值表确定输入和输出关系：-A0-A2：000-111，共8个输入信号-B0-B2：000-111，共8个输入信号-输出信号Y0-Y3：0000-1111，共16个输出信号2.根据真值表确定译码器的逻辑功能表，分别设计A和B输入信号的连接方式：-A输入信号的逻辑功能表表示为F(A)=Y0(A)+Y1(A)+Y2(A)+Y3(A)-B输入信号的逻辑功能表表示为F(B)=Y0(B)+Y1(B)+Y2(B)+Y3(B)3.根据逻辑功能表确定逻辑门的连接方式：-对于A输入信号，根据真值表可确定Y0(A)=1，Y1(A)=1，Y2(A)=1，Y3(A)=1，因此需要使用四个2输入的OR门连接-对于B输入信号，根据真值表可确定Y0(B)=1，Y1(B)=1，Y2(B)=1，Y3(B)=1，因此需要再使用四个2输入的OR门连接4.将A和B输入信号的连接方式和逻辑门的连接方式结合起来，绘制组合逻辑电路的电路图。
设计结果：最终的组合逻辑电路图如下所示：```A0-------\A1-------，----OR----Y0A2-------/B0-------\B1-------，----OR----Y1B2-------/A0-------\A1-------，----OR----Y2A2-------/B0-------\B1-------，----OR----Y3B2-------/```通过以上设计步骤，我们成功地设计了一个将8个输入信号通过74LS153译码器解码，并输出4个选择信号的组合逻辑电路。
显示译码器设计的步骤、技巧及案例分析
显示译码器设计的步骤、技巧及案例分析显示译码器是数字技术组合规律中一个很重要的器件，在数字电子技术应用中不行缺少，特殊是在信息技术数字化的今日，其应用越来越广泛，但在组织开展科技创新和电子设计制作比赛活动中，同学在设计制作抢答器、记分器、记时器等电子产品时，总是对如何精确设计出符合功能要求的显示译码器胸中很多，本文对此问题举行了分析与讨论。
从上述分析得出，显示译码器输入变量的多少，取决于输出结果的多少，即输出结果的个数N与输入变量的位数n之间满足N=2n或2n-1表1 输入、输出真值表( 一)表2 输入、输出真值表( 二) 3.2 按照显示形式确定输出变量设计显示译码器在确定了输入变量后，就要按照功能要求设计输出变量。
毕竟需要几个输出变量呢? 经过反复讨论得出其输出变量是由所挑选的种类来确定。
比如要设计一个显示数字5，4，3，2，1，一个显示字母E，L，H，F的显示译码器，虽然两个显示结果的内容和个数都不相同，但是假如两种电路都选用七段数码管，那么两种译码电路输出变量的个数都是7个。
假如显示字母E，L，H，F的电路，挑选五笔划的显示器，那么它的输出变量就惟独5个。
可见显示译码器输出变量的个数，只取决于所选显示器的形式，至于是文字、符号、数码，还是分段、重叠、点阵显示器就是设计者要确定的，假如选分段显示E，L，H，F，那么译码器输出变量的个数就是显示器的分段数，而与输出显示的内容，以及显示结果的多少无关，2，图3所示。
图2 五笔划显示器暗示图图3 七段数码显示器3.3 按照显示方式确定变量状态确定了设计显示译码器的输入、输出变量，要精确地设计出真值表，还必需明确每个变量的状态和译码还原的对应关系，这打算着设计的全过程。
对于输入变量可以把n位二进制代码组合值按递增或递减的挨次与输出结果N一一对应设计，如表1，表2所示。
假如输入符合二进制的特点，只要将全部代码组合与输出确定出对应关系即可，若不符合二进制对应关系，就要将多余的输入组合举行约束，确保功能的实现。
实验二-组合逻辑电路设计与实现-
思考题： 1. 采用74LS151八选一的数据选择器，重新设计实验内容2中的
②题 。 2. 通过具体的设计体验后，你认为组合逻辑电路设计的关键点 或关键步骤是什么？
13
输入
输出
s A1 A0
1×× 00 0 00 1 01 0 01 1
Q
0
D0
D1
D2
D3
7
实验二 组合逻辑电路设计与实现
（3）采用数据选择器实现逻辑函数 1）将双 4选1 数据
选择器 CT74LS153 扩 展成 8选1 数据选择器：
8
实验二 组合逻辑电路设计与实现
将双 4选1 数据选择器 CT74LS153 扩展成 8选1 数据选择器：
如使 F=1Y ,则令
A1A，A0=B
比较得:
V cc
+5V
B
16 15 14 13 12 11 10
9
V cc 2S A 0 2D 3 2D 2 2D 1 2D 0 Q
D0=0，D1=C，D2=C，D3=1
74LS153
1S A 1 1D 3 1D 2 1D 1 1D 0 Q G N D
12
345
9
实验二 组合逻辑电路设计与实现
2）用双4选1数据选择器 CT74LS153 实现逻辑函数
F A B C A B C AC B ABC 解: CT74LS153输出函数为：
1 Y A 1 A 0 1 D 0 A 1 AD 3
1
实验二 组合逻辑电路设计与实现
三. 实验原理
1、二进制译码器
如：2-4线译码器74LS139、 3-8线译码器74LS138 和 4-16线译码器74LS154。
组合逻辑电路的分析_2
实验三组合逻辑电路的分析一、实验目的⑴熟悉组合逻辑电路的特点及一般分析方法⑵熟悉中规模集成组合电路编码器、译码器等器件的基本逻辑功能和简单应用二、实验器材⑴直流稳压电源、数字逻辑实验箱⑵ 74LS00、74LS48、74LS51、74LS86、74LS138、74LS148三、实验内容和步骤1．全加器的功能测试将74LS86（异或门）、74LS00和74LS51（与或非门）按下图连线。
输入端A i、B i、C i-1分别接3个逻辑开关，输出端S i、C i分别接2个发光二极管。
改变输入端输入信号2.3-8将二进制3-8线译码器74LS138下图接线。
用逻辑开关输入G1、G2A、G2B、A、B、C等信号，用发光二极管观察输出Y0～Y7状态。
四．实验结果1．全加器的功能测试结果如下：输入输出A iB IC I-1 C I S I0 0 0 0 00 0 1 0 10 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1逻辑表达式为：Ci= (A i Bi)Ci-1+AiBiS=Ai Bi Ci-12.3-8译码器功能测试使能选择Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7G1 G2 C B A× 1 ××× 1 1 1 1 1 1 1 10 ×××× 1 1 1 1 1 1 1 11 0 0 0 0 0 0 0 0 0 0 0 11 0 0 0 1 0 0 0 0 0 0 1 01 0 0 1 0 0 0 0 0 0 1 0 01 0 0 1 1 0 0 0 0 1 0 0 01 0 1 0 0 0 0 0 1 0 0 0 01 0 1 0 1 0 0 1 0 0 0 0 01 0 1 1 0 0 1 0 0 0 0 0 01 0 1 1 1 1 0 0 0 0 0 0 0注：G2＝G2A＋G2B五、思考题如何用两片74LS138组成4-16线译码器？（画出逻辑原理图）逻辑图如下：。
7.6 利用译码器设计组合逻辑
4线-10线译码器
输入
译码输出
A3 A2 A1 A0 f0 f1 f2 f3 f4 f5 f6 f7 f8 f9 0 0 0 0 0 1 1 111 1 111
0 0 0 1 1 0 1 111 1 111
0 0 1 0 1 1 0 111 1 111
0 0 1 1 1 1 1 011 1 111
1 0 0 1 1 0 1 1 1 111 0 1
1 0 0 1 1 1 1 1 1 111 1 0
Si = ∑ (1,2,4,7 ) = m1 m2 m4 m7 ci-1 = ∑ (3,5,6,7 ) = m3 m5 m6 m7
yi=mi
7.6 利用中规模译码器芯片设计组合逻辑电路
例：设计一个地址译码器，利用地址线A9 A8…A0 选择外设 A, B,C。 三个外设的地址分别是20H～2FH, 40H～4FH,70H～7FH
Y7
A6
C
A5
B
A4
A
外设A 20H～2FH 外设B 40H～4FH
外设C 70H～7FH
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7.6 8选1 数据选择器及 4线-10线译码器设计一个能实现2组 3位二进制数码等值比较的电路。
Z
D
A2
——Multiplexers and Decoders
7.6 利用中规模译码器芯片设计组合逻辑电路
例：利用 74LS138 设计1位全加器
真值表
ai
bi
Ci-1
Si
Ci
00 0 00
00 1 10
01 0 10
01 1 01
10 0 10
10 1 01
用译码器设计组合逻辑电路例题分析
用译码器设计组合逻辑电路例题一、用3线－8线译码器74HC138和门电路实现逻辑函数ABC BC A C B A Y ++=/////。
(要求写出过程，画出连接图) （本题10分）解：（1）74HC138的输出表达式为： （2分）)7~0(//==i m Y i i（2）将要求的逻辑函数写成最小项表达式：（2分）//7/1/0720/////)(m m m m m m ABC BC A C B A Y =++=++=（3）将逻辑函数与74HC138的输出表达式进行比较：设A= A 2、B= A 1、C= A 0，得：//7/2/0//7/1/0)()(Y Y Y m m m Y == （2分）（4）可用一片74HC138再加一个与非门就可实现函数。
其逻辑图如下图所示。
（4分）三、公司A 、B 、C 三个股东，分别占有50%、30%和20%的股份，试用一片3线-8线译码器74HC138和若干门电路设计一个三输入三输出的多数表决器，用于开会时按股份大小记分输出通过、平局和否决三种表决结果。
通过、平局和否决，分别用X 、Y 、Z 表示（股东赞成和输出结果均用1表示）。
（12分）解：//7/6/5765//)(m m m m m m ABC ABC C AB X =++=++= //4/343///)(m m m m ABC C AB BC A Y =+=++=//2/1/0210///////)(m m m m m m BC A C B A C B A Z =++=++=（3）画连线图（4分）令74HC138的地址码210,,A A A B A C ===四、某学校学生参加三门课程A 、B 、C 的考试，根据课程学时不同，三门课程考试及格分别可得2、4、5分，不及格均为0分，若总得分大于等于7分，便可结业。
试用3线—8线译码器74HC138和门电路实现该逻辑功能。
（15分）解： （1）、列写真值表：（6分）课程及格用1表示，不及格用0表示；可以结业用1表示，不能结业用0表示。
译码器是一个多输入、多输出的组合逻辑电路
195实验18 触发器、计数器及其应用一、实验目的1. 掌握集成J-K 触发器和D 触发器的逻辑功能，学习用触发器组成计数器。
2. 掌握集成计数器74LS290的逻辑功能和使用方法。
3. 学习中规模集成显示译码器和数码显示器配套使用的方法。
二、实验原理1．触发器常见的集成触发器有D 触发器和JK 触发器，根据电路结构，触发器受时钟脉冲触发的方式有维持阻塞型和主从型。
维持阻塞型又称边沿触发方式，触发状态的转换发生在时钟脉冲的上升或下降沿。
而主从型触发方式状态的转换分两个阶段，在CP=1期间完成数据存入，在CP 从1变为0时完成状态转换。
① JK 触发器：在输入信号为双端的情况下，JK 触发器是功能完善、使用灵活和通用性较强的一种触发器。
本实验采用74LS112双JK 触发器，是下降边沿触发的边沿触发器。
引脚如图4.18.1所示。
U CC 1R D 2R D 2CP 2K 2J 2S D 2Q ________1CP1K1J1S D1Q1Q2QGND________1234567891011121314151674LS112图4.18.1 74LS112双JK 触发器外引线排列JK 触发器的状态方程为：n n n Q K Q J Q +=+1J 和K 是数据输入端，是触发器状态更新的依据，若J 、K 有两个或两个以上输入端时，组成“与”的关系。
后沿触发JK 触发器的功能如表4.18.1所示。
JK 触发器常被用作缓冲存储器，移位寄存器和计数器。
表4.18.1 74LS112双JK 触发器逻辑功能表② D 触发器：在输入信号为单端的情况下，常使用D 触发器。
其输出状态的更新发生在196CP 脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来时D 端的状态。
本实验采用74LS74双D 触发器，它是上升边沿触发的D 触发器。
引脚如图4.18.2所示。
U CC 2R D 2D 2CP 2S D 2Q 2Q ______1R D1D1CP 1S D1Q1QGND______123456789101112131474LS74图4.18.2 74LS74双D 触发器外引线排列表4.18.2 74LS74双D 触发器逻辑功能表D 触发器的状态方程为：D Q =D 触发器的应用很广，可用作数字信号的寄存、移位寄存、分频和波形发生等。
译码器电路的设计方案分析
电路设计要求
任务：模拟汽车尾灯的显示； 要求：熟悉译码电路的设计方法与组装测试方法。
左转弯，汽车 尾灯左侧3个循
环点亮灭
急刹车， 右转汽弯车，尾汽灯车 尾直灯行闪右，烁侧灭3个 汽循车环尾点亮灭
灯全
设计方案
显示可以用指示灯、数码管、LCD、 LED屏等，本电路只需要指示作用，
所以选用发光二极管就可以实现
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汽车尾灯控制逻辑功能表
汽车运行状态
控制线
6个 指示灯
正常运行 临时刹车 右转弯
左转弯
A
G
1
0
CP
0
1
1
1
1
A2
A1
A0
D6
D5
D4
D3
0
0
0
0
0
X
X
X
CP
CP
CP
CP
CP
CP
1
0
0
0
0
1
0
0
0
1
0
1
0
1
0
0
0
0
1
1
0
1
0
0
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
0
0
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译码器设计组合逻辑电路案例分析
【信息单】
一、编码器
在数字系统中，把二进制码按一定的规律编排，使每组代码具有特定的含义，称为编码。
具有编码功能的逻辑电路称为编码器。
编码器是一个多输入多输出的组合逻辑电路。
按照编码方式不同，编码器可分为普通编码器和优先编码器；按照输出代码种类的不同，可分为二进制编码器和非二进制编码器。
1．普通编码器
普通编码器分二进制编码器和非二进制编码器。
若输入信号的个数N 与输出变量的位数n 满足N =2n ，此电路称为二进制编码器；若输入信号的个数N 与输出变量的位数n 不满足N =2n ，此电路称为非二进制编码器。
普通编码器任何时刻只能对其中一个输入信息进行
编码,即输入的N 个信号是互相排斥的。
若编码器输入为4个信号，输出为两位代码，则称为4线-2线编码器(或4/2线编码器)。
2．优先编码器
优先编码器是当多个输入端同时有信号时，电路只对其中优先级别最高的信号进行编码的编码器。
3．集成编码器
10线-4线集成优先编码器常见型号为54/74147、54/74LS147，8线-3线常见型号为54/74148、54/74LS148。
4．编码器举例
(1)键控8421BCD 码编码器
10个按键S 0～S 9代表输入的10个十进制数0～9，输入为低电平有效，即某一按键按下，对应的输入信号为0，输出对应的8421码，输出为4位码，所以有4个输出端A 、B 、C 、D 。
真值表见表7.1，由真值表写出各输出的逻辑表达式为 9898S S S S =+=A
76547654S S S S S S S S =+++=B 76327632S S S S S S S S =+++=C 9753197531S S S S S S S S S S =++++=D
表7.1键控8421BCD 码编码器真值表
(2)二进制编码器
用n 位二进制代码对2n 个信号进行编码的电路称为二进制编码器。
3位二进制编码器有 8个输入端3个输出端，所以常称为8线—3线编码器，其功能真值表见表7.2，输入为高电平有效。
表7.2 编码器真值表
由真值表写出各输出的逻辑表达式为
753107
63217
6542I I I I A I I I I A I I I I A ===
用门电路实现逻辑电路，如图7.2所示。
A 2
A 1
A 0
I 6I 7I 5I 4I 3I 2I 1I 0
图7.2位二进制编码器
3) 集成编码器 74LS148
74LS148是一种常用的8线-3线优先编码器。
其外形和引脚如图7.3所示。
图7.3集成编码器74LS148
其逻辑功能见表7.3，其中70I ~I 为编码输入端，低电平有效。
20A ~A 为编码输出端，也为低电平有效，即反码输出。
其他功能如下。
(1)E I 为使能输入端，低电平有效。
(2)优先顺序为70I I ，即7I 的优先级最高，然后是6I 、5I 、…、0I 。
(3) GS 为编码器的工作标志，低电平有效。
(4) EO 为使能输出端，高电平有效。
表7.3 74LS148优先编码器真值表
二、译码器
译码是编码的逆过程，即将每一组输入二进制代码“翻译”成为一个特定的输出信号。
实现译码功能的数字电路称为译码器。
集成译码器分为二进制译码器、二—十进制译码器和显示译码器3种。
集成二进制译码器由于其输入、输出端的数目满足2N =M ，属完全译码器，故分为双2-4线译码器、3-8线译码器、4-16线译码器等。
非二进制译码器种类很多，其中二—十进制译码器应用较广泛。
二—十进制译码器又称 4-10线译码器，属不完全译码器。
二—十进制译码器常用的型号有TTL 系列的 54/7442、54/74LS42和CMOS 系列中的54/74HC42、54/74HCT42等。
1.74LS138译码器简介
下图为3线-8线译码器74LS138集成芯片的内部电路及引脚排列图。
其中 A 2 、A 1 、
A 0 为地址输入端，0Y ～7Y 为译码输出端，S 1、2S 、3S 为使能端。
图7.4内部电路及引脚排列74LS138
下表7.4为74LS138输入输出功能表。
表7.4 74LS138输入输出功能表
当S 1＝0，2S ＋3S ＝X 时，或S 1＝X ，2S ＋3S ＝1时，译码器被禁止，7~Y Y O 所有输
出同时为高电平1。
当S 1＝1，2S ＋3S ＝0时，器件使能有效，地址码所指定的输出端有信号（低电平有效）输出，其它所有输出端均无信号（全为1）输出。
74LS138的输出函数表达式为：
0012m A A A Y O ==,
10121m A A A Y ==, 20122m A A A Y ==
30123m A A A Y ==, 40124m A A A Y ==, 50125m A A A Y ==
60126m A A A Y ==,
70127m A A A Y ==
2.利用译码器实现组合逻辑电路设计
下图7.5为一译码器输出电路。
根据组合逻辑电路分析方法，该电路的输出函数为：
7210
01201201201272107210m m m m A A A A A A A A A A A A m m m m Y Y Y Y Z ''''==== 其中，m 是关于A 0、A 1、A 2的最小项表示形式，m '是关于C 、B 、A 的最小项表示形式。
图7.5 译码器电路
利用译码器实现组合逻辑电路的解题步骤：
(1) 选择合适译码器。
被表示函数有n 个变量，选择n 个地址信号的译码器。
(2) 将函数表达式转换成标准与或表达式； (3) 将标准与或表达式转换成与非-与非表示；
(4) 令被表示的函数表达式的变量与译码器地址端A2、A1、A0一一对应（高位对高
位）。
(5) 把译码器相关输出位通过与非门电路进行连接输出。
例：用译码器和门电路实现AC AB Y +=
的组合逻辑电路。
(1) 根据逻辑函数选择3-8线译码器，例如74LS138。
(2) 写出函数标准与或表达式。
765756
m m m m m m ABC C B A C AB AC AB Y '''='+'+'=++=+= (3) 将函数Y 与74LS138的输出表达式进行比较。
设A=A2，B=A1，C=A0，可得：
765765
Y Y Y m m m Y ='''= (4) 画逻辑电路，如图7.6所示。
Y
图7.6 译码器电路
3.译码器级联
利用使能端能方便地将两个3-8线译码器组合成一个4-16线译码器，如图7.7所示。
图7.7 用两片74LS138组合成4/16译码器
数据输入端高位D3链接74LS138(1)的S2、S3端及74LS138(2)的S1端。
当D3低电平，即D3、D2、D1、D0所表示译码结果小于等于7，用74LS138(1)的译码输出表示；当D3为高电平，即D3、D2、D1、D0所表示译码结果大于7，用74LS138(2)的译码输出表示。
例如D3、D2、D1、D0=1001，即组合译码器的Y9输出有效低电平。
因为D3高电平，所以74LS138(1)的S2、S3无效，此译码器不工作，但是74LS138(2)的S1、S2、S3满足控制使能要求，所以工作，其按照D2、D1、D0=001关系，74LS138(2)的Y1输出有效低电平信号，即第9个输出有效低电平信号，实现相应的译码功能。