数字集成电路设计基础-第八章 稳定性分析

Mealy型时序电路
下一状态逻辑 F
状态寄存器 输出逻辑 G
激励
2021/1/15
数字集成电路设计基础
当前状态
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第八章 稳定性分析——时序网络的分类
Moore型时序电路
下一状态逻辑 F
状态寄存器
输出逻辑 G
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第八章 稳定性分析——稳定性分析方法
系统稳定性问题的提出与理解
时序网络分析方法
状态流程图分析方法
状态流程图分析实例
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第八章 稳定性分析——稳定性问题与理解
稳定性问题提出
VLSIC系统是由上千万门和模拟单元构成的庞大电 路系统，时序逻辑复杂；
两维结构（输入和控制）的电路形式，存在时延和干 扰；
稳定性分析方法
对于数字系统时序网络稳定性的分析方法有很多 种，这里只重点讲解两种常用的分析方法。
解析法
状态流程图
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第八章 稳定性分析——稳定性分析方法
时序网络的解析分析方法
按照电路写出各 个触发器的激励 方程
写出 激励方程
写出 次态方程
按照电路连接 写出输出方程
K2=(Q1’Q3’)’
J3=Q1Q2 K3=Q2
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第八章 稳定性分析——稳定性分析方法
：写出 激励方程
写出 次态方程
写出 输出方程
得到状态 转移表
画出状态 转移图
画出 时序图
第二步：把激励方程带入触发器的特性方程， 得到次态方程
激励方程
J1=(Q2Q3)’ K1=1
时序网络的解析分析方法
主从式触发的J-K触发器 与非门
内置的与门
反相器
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第八章 稳定性分析——稳定性分析方法
：写出 激励方程
写出 次态方程
写出 输出方程
得到状态 转移表
画出状态 转移图
画出 时序图
第一步：写出激励方程
J1=(Q2Q3)’ K1=1
J2=Q1
写出 输出方程
得到状态 转移表
利用转移表画 出状态转移图
画出状态 转移图
画出 时序图
将触发器的激励 方程代入触发器 的特性方程，得 到次态方程
利用得到的次 态方程得到状 态转移表
利用次态方程 和输出方程画 出时序图
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第八章 稳定性分析——稳定性分析方法
：写出 激励方程
写出 次态方程
写出 输出方程
得到状态 转移表
画出状态 转移图
画出 时序图
第三步：按照电路图得到输出方程
输出方程 Y=Q2Q3
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第八章 稳定性分析——稳定性分析方法
：写出 激励方程
写出 次态方程
写出 输出方程
得到状态 转移表
画出状态 转移图
J2=Q1
K2=(Q1’Q3’)’
J3=Q1Q2 K3=Q2
JK触发器的特征方程 Qn1 JQn KQn
Q1n+1=(Q2Q3)’Q1’
次态方程 Q2n+1=Q1Q2’+(Q1’Q3’)Q2
Q3n+1=Q1Q2Q3’+Q2’Q3
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第八章 稳定性分析——稳定性分析方法
画出 时序图
第四步：构建状态转移表
Q1n+1=(Q2Q3)’Q1’ Q2n+1=Q1Q2’+(Q1’Q3’)Q2 Q3n+1=Q1Q2Q3’+Q2’Q3
Y=Q2Q3
Q3Q2Q1
000 001 010 011 100 101 110 111
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Q3n+1Q2n+1Q1n+1
(6)
(7) (8)
(9)
(11) (10) (12)
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R和S不能同时撤销， 否则会导致状态不确定。
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第八章 稳定性分析——稳定性问题与理解
稳定性理解
在VLSIC系统中，模拟电路的抗噪性能和数字电路的 时延以及逻辑竞争等都会直接影响到系统的稳定性， 本章节只围绕VLSIC数字电路稳定性展开分析。
Y
001
0
010
0
011
0
100
0
101
0
110
0
000
1
000
数字集成电路设计基础-第八章 稳定 性分析
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第八章 数字系统稳定性分析与设计
对于数字系统来说，稳定无故障工作是基 本的要求，然而在实际设计和应用中，数字系 统的稳定性是非常复杂的，因此稳定性是数字 系统设计与实现的核心问题之一。
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数字集成电路设计方法
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第八章 数字系统稳定性分析与设计
对于VLSIC系统来说，其输出信号不仅是该时刻输入 信号的函数，也是过去输入信号的函数，即具有时序 电路的特性。
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第八章 稳定性分析——稳定性问题与理解
时序网络稳定性的一般理解
逻辑单元的稳定性
输入值与输出值的核对结果符合真值表时，称该 逻辑门是稳定的。但逻辑门不都是理想的，它们都有 延迟正在传递的信号的作用。虽然这种延迟可能是很 小的，但总是存在。即可能有一个很短的时间间隔， 逻辑门的状态与真值表不相一致。这个违反真值表的 时间间隔，称为不稳定期间。
VLSIC遵循摩尔定律，器件尺寸不断缩小，其性能受 寄生参数的影响较大，抗干扰性差；
VLSIC系统电压较低，逻辑摆幅较小，系统的噪声容 限变小了，极易受到脉冲干扰；
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第八章 稳定性分析——稳定性问题与理解
RS触发器的典型操作
(1)
(3)
(2)
(5) (4)
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第八章 稳定性分析——时序网络的分类
时序网络分类
Mealy型时序电路
– 输出依赖于当前的
激励
网络状态和当前的
输入
Moore型时序电路
激励
–输出只依赖于电路 当前的状态，和当前 输入无关
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第八章 稳定性分析——时序网络的分类
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第八章 稳定性分析——稳定性问题与理解
时序网络稳定性的一般理解
时序网络的稳定性
当时序网络中所有的门都是稳定的时候，并且其 组成的时序系统也是稳定的时候，称该时序网络是稳 定的。因为逻辑门只要有足够的时间，总是可以趋向 稳定。与逻辑门不同，而时序网络可能从一个不稳定 状态移动到另一个不稳定状态上去。